邏輯實(shí)驗(yàn)多功能電子鐘實(shí)現(xiàn)

數(shù)字邏輯實(shí)驗(yàn)——多功能電子鐘實(shí)現(xiàn)一、電子鐘功能設(shè)計(jì)：(1)基本計(jì)時(shí)功能；(2)整點(diǎn)報(bào)時(shí)功能；(3)時(shí)間校對(duì)；(4)鬧鐘功能；(5)秒表功能。實(shí)驗(yàn)?zāi)康模赫莆战M合邏輯電路、時(shí)序邏輯電路及數(shù)字邏輯電路系統(tǒng)的設(shè)計(jì)、安裝、測(cè)試方法；進(jìn)一步鞏固所學(xué)的理論知識(shí)，提高運(yùn)用所學(xué)知識(shí)分析和解決實(shí)際問題的能力；初步掌握quartus設(shè)計(jì)數(shù)字邏輯電路的方法，包括設(shè)計(jì)輸入、編譯、軟件仿真、下載和硬件仿真等全過(guò)程。設(shè)計(jì)思想及說(shuō)明：(1)基本計(jì)時(shí)功能： 要單純實(shí)現(xiàn)上述電子鐘的功能是很簡(jiǎn)單的，只需要做兩個(gè)六十進(jìn)制計(jì)數(shù)器和一個(gè)十二進(jìn)制計(jì)數(shù)器就行了，三個(gè)計(jì)數(shù)器都有CLK時(shí)鐘輸入端和CLR置零端，進(jìn)位輸出以及2組4位BCD碼數(shù)字輸出，將輸出的共6組BCD碼連接到數(shù)碼管輸出顯示。如此即可實(shí)現(xiàn)基本的計(jì)時(shí)功能。(2)整點(diǎn)報(bào)時(shí)： 整點(diǎn)報(bào)時(shí)可以由2中方法實(shí)現(xiàn)，一是將計(jì)時(shí)中分鐘向時(shí)鐘的進(jìn)位作為信號(hào)啟動(dòng)整點(diǎn)報(bào)時(shí)，也可以將時(shí)間輸出的分、秒信號(hào)輸入或非門，這樣當(dāng)且僅當(dāng)時(shí)間為0分0秒是或非門輸出為1，并且高電平信號(hào)僅持續(xù)1秒，比前者較好。 此外，整點(diǎn)報(bào)時(shí)還設(shè)計(jì)了在報(bào)時(shí)時(shí)，同時(shí)用閃燈次數(shù)顯示當(dāng)前時(shí)刻。這主要由減一計(jì)數(shù)器實(shí)現(xiàn)。(3)時(shí)間校對(duì)功能： 時(shí)鐘設(shè)置了啟動(dòng)和停止?fàn)顟B(tài)，當(dāng)啟動(dòng)停止?fàn)顟B(tài)，阻斷CLK信號(hào)及計(jì)數(shù)器間進(jìn)位信號(hào)，電子表暫停。用外部輸入脈沖替代時(shí)鐘脈沖讓計(jì)數(shù)器變化，所以可以用修改時(shí)分秒的3個(gè)輸入將脈沖信號(hào)送給時(shí)分秒的3組計(jì)時(shí)器。這樣，外部手動(dòng)操作就可以讓計(jì)數(shù)器計(jì)數(shù)從而達(dá)到修改時(shí)間的目的。(4)鬧鐘功能： 設(shè)置鬧鐘部分，由于鬧鐘設(shè)置只精確到分，所以可以用一個(gè)60進(jìn)制計(jì)數(shù)器和12進(jìn)制計(jì)數(shù)器相搭配，以兩個(gè)輸入來(lái)設(shè)置鬧鐘，這樣鬧鐘的時(shí)間就保存在了兩個(gè)計(jì)數(shù)器中。 鬧鐘響應(yīng)部分，將時(shí)鐘的時(shí)分與鬧鐘計(jì)數(shù)器保存的時(shí)分比較，相等時(shí)則輸出高電平，表示鬧鈴時(shí)間到了。在將此高電平信號(hào)與clk信號(hào)想與，即可得到為時(shí)一分鐘的脈沖信號(hào)，控制喇叭發(fā)。 考慮到鬧鐘響起時(shí)可以按鍵以終止鬧鈴，因而將上述鬧鈴高電平鎖存到D觸發(fā)器中，而將終止鬧鈴的按鍵信號(hào)送入D鎖存器的CLR端置零，以實(shí)現(xiàn)終止鈴聲。(5)秒表功能： 由于秒表是用來(lái)計(jì)量精確時(shí)間的，其最小時(shí)間單位是0.01秒，而不是秒，因?yàn)闊o(wú)法使用1Hz的時(shí)鐘脈沖信號(hào)。而實(shí)驗(yàn)儀器上不提供100Hz的脈沖信號(hào)，因而0.01秒只能通過(guò)其他時(shí)鐘脈沖轉(zhuǎn)換。實(shí)驗(yàn)平臺(tái)上提供的1024Hz很接近100的十倍，只需要將1024Hz中均勻的剔除24個(gè)脈沖即可近似實(shí)現(xiàn)。每0.04秒剔除一個(gè)脈沖，1秒內(nèi)即剔除25個(gè)，當(dāng)時(shí)間為0.00秒時(shí)不進(jìn)行剔除，這樣基本就實(shí)現(xiàn)了1000Hz的近似處理，再將脈沖信號(hào)送入十進(jìn)制計(jì)數(shù)器，則計(jì)數(shù)器每個(gè)循環(huán)產(chǎn)生0.01s，將此信號(hào)送入兩個(gè)10進(jìn)制計(jì)數(shù)器，計(jì)數(shù)獲得0.01s的計(jì)數(shù)，再連結(jié)兩個(gè)60進(jìn)制計(jì)數(shù)器記錄秒和分鐘，從而實(shí)現(xiàn)秒表計(jì)數(shù)。 秒表的控制有兩個(gè)鍵，一個(gè)鍵作為啟動(dòng)/暫停鍵，連接T觸發(fā)器，用T觸發(fā)器的高低電平來(lái)控制1024HzCLk信號(hào)的通斷，實(shí)現(xiàn)秒表的啟動(dòng)/暫停，另一個(gè)鍵時(shí)清零鍵，與各計(jì)數(shù)器的置零端相連，用來(lái)清空計(jì)數(shù)器(因而計(jì)數(shù)器選擇為強(qiáng)制置零的74161)；二、模塊設(shè)計(jì)設(shè)計(jì)模塊輸入輸出模塊時(shí)鐘系統(tǒng)需要外部輸入信號(hào)以控制，輸出信號(hào)以顯示?？刂颇K由于上述功能并不能同時(shí)啟動(dòng)，需要控制模塊來(lái)控制啟動(dòng)哪個(gè)功能模塊。輸出控制模塊時(shí)鐘顯示、鬧鐘顯示以及秒表的時(shí)間數(shù)字輸出相互間時(shí)是獨(dú)立的，而數(shù)碼管又?jǐn)?shù)量有限，無(wú)法獨(dú)立顯示，只能將3路輸出總線用三態(tài)門控制連到輸出總線上，實(shí)現(xiàn)某一路的獨(dú)立顯示。計(jì)時(shí)模塊及時(shí)間校對(duì)模塊兩模塊都是當(dāng)前時(shí)間數(shù)據(jù)，因而放在一起，方便計(jì)時(shí)及校對(duì)。整點(diǎn)報(bào)時(shí)模塊輸入時(shí)間信號(hào)，整點(diǎn)輸出高電平及脈沖信號(hào)。鬧鐘設(shè)置模塊計(jì)數(shù)器相連，用于調(diào)整、保存鬧鐘時(shí)間。鬧鐘響應(yīng)模塊比較當(dāng)前時(shí)間和鬧鐘時(shí)間，輸出鈴響脈沖秒表計(jì)時(shí)模塊由2鍵控制，輸出分秒、1/100秒的計(jì)時(shí)時(shí)間。輸入模塊模塊框圖輸入模塊 控制模塊輸入通道控制模塊輸入通道秒表功能秒表功能計(jì)時(shí)及時(shí)間校對(duì)模塊鬧鐘設(shè)置鬧鐘設(shè)置鬧鐘響應(yīng)鬧鐘響應(yīng)整點(diǎn)報(bào)時(shí)整點(diǎn)報(bào)時(shí)輸出數(shù)據(jù)輸出數(shù)據(jù)總線控制數(shù)碼管顯示數(shù)據(jù)數(shù)碼管顯示數(shù)據(jù)三、實(shí)際電路分析模式控制1.頂層模塊模式控制輸出控制輸出控制鬧鐘響應(yīng)輸入輸出秒表計(jì)時(shí)鬧鐘設(shè)置時(shí)鐘及校對(duì)整點(diǎn)報(bào)時(shí)鬧鐘響應(yīng)輸入輸出秒表計(jì)時(shí)鬧鐘設(shè)置時(shí)鐘及校對(duì)整點(diǎn)報(bào)時(shí)頂層各模塊簡(jiǎn)析輸入輸出輸出及引腳定義輸入及引腳定義輸出及引腳定義輸入及引腳定義模式控制4進(jìn)制計(jì)數(shù)器配合2_4譯碼，對(duì)輸入脈沖計(jì)數(shù)并選擇相應(yīng)模式。2_4譯碼4進(jìn)制計(jì)數(shù)器2_4譯碼4進(jìn)制計(jì)數(shù)器由T觸發(fā)器搭建的異步4進(jìn)制計(jì)數(shù)器：4_Counter輸出控制用總線三態(tài)門控制，以當(dāng)前模式作為輸出控制開關(guān)：計(jì)時(shí)、校對(duì)將時(shí)鐘基本計(jì)時(shí)、設(shè)置電路制成模塊，信號(hào)輸入輸出：由60、12進(jìn)制計(jì)數(shù)器搭建的時(shí)鐘基本計(jì)時(shí)、設(shè)置電路：STOP經(jīng)由三態(tài)門控制計(jì)時(shí)進(jìn)行或停止及時(shí)間校對(duì)輸入STOP經(jīng)由三態(tài)門控制計(jì)時(shí)進(jìn)行或停止及時(shí)間校對(duì)輸入由74161為主搭建的60進(jìn)制計(jì)數(shù)器60_Counter：由74161和一個(gè)T觸發(fā)器搭建的12進(jìn)制計(jì)數(shù)器:12_Counter在基本計(jì)時(shí)、校對(duì)電路中可以看到兩個(gè)60進(jìn)制計(jì)數(shù)器后進(jìn)位信號(hào)都經(jīng)由UP_WAVE器件傳給下一計(jì)數(shù)器。UP_WAVE是我設(shè)計(jì)用來(lái)將上升的高電平變?yōu)槊}沖信號(hào)用的。因?yàn)槊}沖信號(hào)經(jīng)過(guò)60進(jìn)制計(jì)數(shù)器后高電平會(huì)持續(xù)相當(dāng)長(zhǎng)時(shí)間，而計(jì)數(shù)器識(shí)別有效地只是脈沖上升沿。因而用該電路將脈沖信號(hào)在上升端縮短，預(yù)防由過(guò)長(zhǎng)高電平引起的一些錯(cuò)誤。UP_WAVE狀態(tài)圖：INQQn+1000010110101Qn+1=IN*當(dāng)且僅當(dāng)IN此時(shí)為1而上個(gè)時(shí)鐘為0時(shí)輸出1輸出整點(diǎn)信號(hào)整點(diǎn)報(bào)時(shí)輸出整點(diǎn)信號(hào)輸出點(diǎn)數(shù)脈沖加載此時(shí)點(diǎn)數(shù)計(jì)時(shí)部分分輸出點(diǎn)數(shù)脈沖加載此時(shí)點(diǎn)數(shù)計(jì)時(shí)部分分信號(hào)計(jì)時(shí)部分秒信號(hào)上述電路中NUM_WAVE在LDN端高電平且CLR上升沿時(shí)加載ABCD，輸出與CLK同步，(DCBA)（二進(jìn)制）個(gè)脈沖。下圖是其電路，主要由減一計(jì)數(shù)器實(shí)現(xiàn)。NUM_WAVE鬧鐘設(shè)置鬧鐘設(shè)置由60、12進(jìn)制計(jì)數(shù)器為主構(gòu)建。Mode[2]做為控制輸入。給無(wú)關(guān)的信號(hào)賦值給無(wú)關(guān)的信號(hào)賦值鬧鐘響應(yīng)鬧鐘響應(yīng)由兩個(gè)部分：比較、輸出控制。比較部分是用異或門等搭建的相等比較器，而控制部分則是由D鎖存器等構(gòu)成：CLOCKSQQn+100d001d010d111d0當(dāng)CLOCK上升為1時(shí)鎖存入Q，而S脈沖輸入由清零，可實(shí)現(xiàn)當(dāng)時(shí)間到時(shí)鈴響，按S鍵鈴滅。由8個(gè)異或門和一個(gè)或非門構(gòu)建的相等比較EQAL_CMP用1024Hz脈沖產(chǎn)生0.01s計(jì)數(shù)，每秒進(jìn)位秒表計(jì)時(shí)用1024Hz脈沖產(chǎn)生0.01s計(jì)數(shù)，每秒進(jìn)位控制秒表的開始暫停清空秒表計(jì)數(shù)控制秒表的開始暫停清空秒表計(jì)數(shù)3個(gè)10進(jìn)制計(jì)數(shù)器開始暫停部分用T觸發(fā)器來(lái)控制，每按一次S鍵，T觸發(fā)器狀態(tài)轉(zhuǎn)換，由此控制1024HzCLK的信號(hào)輸入開關(guān)通斷。3個(gè)10進(jìn)制計(jì)數(shù)器用1024HzCLK實(shí)現(xiàn)0.01S計(jì)數(shù)電路：SEC_CLOCK剔除1024Hz中的24Hz部分剔除1024Hz中的24Hz部分剔除多余脈沖的電路：輸入后面計(jì)數(shù)器的數(shù)據(jù)，當(dāng)且僅當(dāng)全0-時(shí)會(huì)阻斷4進(jìn)制計(jì)數(shù)器產(chǎn)生的脈沖當(dāng)下方電路輸出0信號(hào)時(shí)D鎖存器置零，進(jìn)過(guò)郁悶，脈沖被剔除，而CLK信號(hào)過(guò)來(lái)后使次態(tài)為1，下一刻起脈沖回復(fù)正常對(duì)0.01s計(jì)數(shù)，每4次發(fā)現(xiàn)出一次脈沖輸入后面計(jì)數(shù)器的數(shù)據(jù)，當(dāng)且僅當(dāng)全0-時(shí)會(huì)阻斷4進(jìn)制