CMOS2-4譯碼器設計與HSPICE仿真

-總結(jié)資料--總結(jié)資料-?總結(jié)資料?總結(jié)資料?《集成電路設計》課程設計報告基于HSPICE的晶體管級電路設計與仿真題目:CMOS2-4譯碼器設計與HSPICE仿真學院專業(yè)班級學生指導教師提交日期TOC\o"1-5"\h\z\o"CurrentDocument"一、 設計目的 1\o"CurrentDocument"二、 設計要求和設計指標 1\o"CurrentDocument"三、 設計容 1\o"CurrentDocument"3.1CMOS2-4譯碼器原理及電路設計 13.1.1門級設計 13.1.2門的CMOS實現(xiàn) 2\o"CurrentDocument"3.2仿真結(jié)果與分析 5\o"CurrentDocument"四、總結(jié) 7\o"CurrentDocument"五、 主要參考文獻 10一、 設計目的熟悉《數(shù)字集成電路設計》課程，學習Hspice軟件的使用，以及?sp文件的編寫，進一步理解掌握CMOS設計組合邏輯電路與時序邏輯電路的基本知識，繼而熟練地運用半導體集成電路知識。二、 設計要求和設計指標了解C2MOS主從正沿觸發(fā)寄存器的電路結(jié)構(gòu)、電路原理；了解電路具體參數(shù)，包含的晶體管數(shù)目、晶體管尺寸、連線情況等；利用HSPICE軟件，編寫.sp文件；仿真該sp文件，得岀描述電路性能的函數(shù)圖線、波形等參數(shù)；在具體的軟硬件實驗環(huán)境中，進行設計模擬、仿真和調(diào)試，解決設計調(diào)試中的具體問題；得出結(jié)論，并完成設計。三、 設計容3.1CMOS2-4譯碼器原理及電路設計3.1.1門級設計譯碼器是組合邏輯電路的一個重要器件，把代碼狀態(tài)的特定含義“翻譯”出來的過程叫做譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。譯碼器是可以將輸入二進制代碼的狀態(tài)翻譯成輸出信號，以表示其原來含義的電路。而CMOS2-4譯碼，是將其輸入的兩位二進制代碼“00”“01”“10”“門”進行翻譯，從而控制電路的輸岀線路，實現(xiàn)四路譯碼的過程。其真值表如圖表1所示：ABY0Y1Y2Y30001110110111011011I1I1 1 1 0?總結(jié)資料?總結(jié)資料?由圖表1可以得到CMOS2-4譯碼器的布爾表達式為:丫0=口丫仁丫2二ABY3=AB-從而可以得到CMOS2-4譯碼器門級設計的電路圖，如圖表2:3333Y0Y1Y2Y33333Y0Y1Y2Y3這樣，通過兩個非門和四個與非門就可以實現(xiàn)如圖表1中的真值表所示的邏輯功能。3.1.2門的CMOS實現(xiàn)的上拉網(wǎng)絡來組成，電路圖如圖表4所示，其實現(xiàn)的邏輯功能為OUT=的上拉網(wǎng)絡來組成，電路圖如圖表4所示，其實現(xiàn)的邏輯功能為OUT=由圖表2,通過兩個非門和四個與非門就可以實現(xiàn)CMOS2-4譯碼器的邏輯功能，所以現(xiàn)在的關鍵問題就是如何利用CMOS實現(xiàn)非門和與非門。非門即CMOS反相器，可以通過一個PMOS和一個NMOS來實現(xiàn)，如圖表3所示：圖表3雙輸入與非確以通過兩個串聯(lián)的NMOS構(gòu)成的下拉網(wǎng)絡和兩個釜的PMOS構(gòu)成?總結(jié)資料?總結(jié)資料?圖表5由此可以得到CMOS2-4譯碼器的總電路圖如圖表5所示。綜上所述，CMOS2-4譯碼器共使用了兩個CMOS反相器、四個CMOS與非門，總共20個晶體管，NMOS與PMOS各占10個，充分體現(xiàn)了CMOS上拉網(wǎng)絡與下拉網(wǎng)絡之間的對偶特性。根據(jù)上圖的各個節(jié)點及晶體管特性，編寫?sp文件如下：去encoder去Parametersandmodels.optionspost=2list去SimulationnetistM11a22MPL=2uw=12uM21a00MNL=2uw=8uM33b22MPL=2uw=12uM43b00MNL=2uw=8uM5Y0122MPL=2uw=12uM6Y0322MPL=2uw=12uM7Y0144MNL=2uw=8uM84300MNL=2uw=8uM9Y1122MPL=2uw=12uM10Y1b22MPL=2uv/=12uM11Y1155MNL=2uv/=8uM125bOOMNL=2uw=8uM13Y2a22MPL=2uw=12uM14Y2322MPL=2uw=12uM15Y2a66MNL=2uv/=8uM166300MNL=2uv/=8uM17Y3a22MPL=2uw=12uM18Y3b22MPL=2uv/=12uM19Y3a77MNL=2uv/=8uM207bOOMNL=2uv/=8uVDD20DC2.5VVaaOPULSE(0500.01n0.01n5n10n)VbbOPULSE(0500?01n0?01n10n20n).MODELMPPMOS(level=2LD=0.250UTOX=365E-10+NSUB=6.193910E+15VTO-0.826989KP=2.2870E-05+GAMMA二0.4793PHI=0.6U0=241.796UEXP=0.214214+UCRIT=19100.4DELT20.859687VMAX=47972.9XJ二0.250U+LAMBDA=5.403347E-02NFS=2.351269E+11NEFF=1.001+NSS=1.0E+12TPG=-1.0RSH=76.020CGDO=3.54775E-10+CGSO=3.54775E-10CGBO=6.981174E-10CJ=2.2624E-04+MJ二0.46650CJSW=2.3825E-10MJSW=0.24660PB=0.700).MODELMNNMOS(LEVEL=2LD二0.250UTOX=365E-10+NSUB=2.13818E+16VTO=0.84898KP=5.7790E-05+GAMMA二0.8905PHI=0.6U0=610.8UEXP=0.244555+UCRIT=128615DEL7A=2.0298VMAX=92227?9XJ二0.250U+LAMBDA=1.956049E-02NFS二2.307838E+12NEFF=1+NSS=1.0E+12TPG=1.0RSH=22.730CGDO=3.54775E-10+CGSO=3.54775E-10CGBO=6.354506E-10CJ=3.7740E-04+MJ=0?45890CJSW=5.1360E-10MJSW=0.36620PB=0.800)*stimulus?tran100n.PRINTtranV(a)V(b)V(Y0)v(Y1)v(Y2)v(Y3).end在上述文件中,輸入為V(a),V(b),輸出為V(Y0),v(Y1),v(Y2),v(Y3),對這些量進

行瞬態(tài)分析，即可通過觀察波形特點來得到仿直結(jié)果。3?2仿真結(jié)果與分析OHg>tK?>4<v I?alc|al>z：sasz：sas令嚀嗚創(chuàng)心圖表6通過使A、B端輸入不同周期、不同脈沖寬度的脈沖來使得A端和B端擁有交錯的邏輯電平，進而可以通過仿真來驗證CMOS2-4譯碼器的邏輯功能是否正確。在圖表6中，由上至下的波形分別為A、B、YOsYKY2、Y3的不同波形，通過同一時刻對應的邏輯關系可以得到圖表1中真值表的邏輯數(shù)值。由仿真圖形可以看到，在輸入脈沖的邊沿容易出現(xiàn)比其他位置更大幅度的毛刺，主要是由于時鐘邊沿電平在上升和下降時經(jīng)歷的過渡區(qū)導致電壓不夠平穩(wěn)。因此我們在仿真時修改了脈沖的上升和下降時間，圖表6、7、8分別顯示了脈沖上升和下降時間為0.08ns,0.05ns和0.01ns時Y0的輸出波形：

Zs|m|4TflTaT剛1??PT衛(wèi)11Kmt?tJt■?n“ ! .□i]riL―d<5?a?L■■■■??L_——*?■iI■■!1…?…r>??L%?1?1*14<?t0**???????1■■ XM?■?i|<——4????????<-1■f11—m—?[?t.I?????????——15?1|m一［— —5n?'''??1n?V?83KES■E3Ki-%r??n（r.|□圖表6tr=tf=0.08nsJ0K*.；??F?rrJ0K*.；??F?rr圖表7tr=tf=0.05ns-總結(jié)資料--總結(jié)資料-fH-%B!SE!fH-%B!SE!必巒吟咎v|叫圖表8tr=tf=0.01ns由圖表6、7、8可以看出，當tr和tf較小時，波形的毛刺也會隨之減小。在tr=tf=0.08ns時，波形走形比較嚴重，毛刺也較明顯，對輸岀結(jié)果的影響也會比較大。因而消除毛刺對于數(shù)字集成電路設計起著非常重要的作用。四、總結(jié)（~）課程設計過程中遇到的問題及解決方法：1、 首先，由于數(shù)字集成電路設計這門課程結(jié)束已經(jīng)有一段時間，因而我們對書中的知識點不夠熟悉，比如晶體管尺寸的選取和設定，0?25um工藝的標準輸入電壓值為2.5V等等，導致了我們在做電路設計以及仿真波形時出現(xiàn)了一些與此相關的問題（在仿真分析中已提到，在此不贅述），好在我們及時閱讀課本，找到了岀現(xiàn)問題的原因及解決方案，使課程設計能夠最終完成。2、 對于此次課程設計來說，我認為一個很大的障礙就是sp文件的編寫。由于我們以前沒怎么接觸過hspice軟件，以及類似的編程，在學習以往課程時借助的工具通常與Hspice區(qū)別較大，有的用verilog語言在FPGA±實現(xiàn)，如quartusll,或是直接繪制出電路圖在軟件中仿真，如EWB和multisim軟件，sp文件的編寫與以實現(xiàn)頂層設計為主要目的的前兩者區(qū)別較大，是以器件為一個模塊，需調(diào)用元件參數(shù)，考慮信號隨時間的微小變化，器件的尺寸、參數(shù)（如晶體管的寬長比、閾值電壓等等），而不是單純地將器件用理想導線連接即可，需要考慮的因素較多，編程的難度相對較大。因此我們借助于網(wǎng)上下載的一些hspice教程，仔細研讀，了解了很多語句的功能，例如：一些重要的輸入電路描述語句及其一般形式：結(jié)束語句(.END)—般形式：.END<comment>,它是結(jié)束語句整體的一部分。若一個HSPICE輸入文件包含有幾個HSPICE的運行，則每一個HSPICE運行的最后都要加上?END語句。注釋語句—般形式：*<commentonalinebyitself>是用戶對程序運算和分析時加以說明的語句。在列岀輸入程序時會打印出來，但不參與模擬分析。該語句可放在輸入文件標題語句以后的任意位責加以注釋。電源描述語句本次課程設計選擇的電源為脈沖源。脈沖源的一般形式為：PULSE<(>V1V2<td<tr<tf<pw<per??<)>或：PU<(><V1V2<td<tr<tf<pw<per>>>><)>其中：V1：脈沖源開始前的初始值V2:脈動值td:第一個脈沖開始前的延遲時間，缺省值為0.0tr:脈沖上升時間，缺省值為TSTEPtf：脈沖下降時間，缺省值為TSTEPpw:脈沖寬度，缺省值為TSTEPper:脈沖周期，缺省值為TSTEP半導體器件描述語句本次課程設計用到的半導體器件為mos場效應管?！阈问剑篗XXXndngns<nb>mname<L=val><W=val>+<AD=val><AS=val><PD=val><PS=val><NRD=val>+<NRS=val><RDC=val><RSC=val><OFF>+<IC=vds,vgs,vbs><M=val><DTEMP=val><GEO=val>+<DELVTO=val>或MXXXndngns<nb>mnameIvaIwvaI???或?0PTIONWLMXXXndngns<nb>mnamewvaIIvaI其中：MXXX:MOSFET元件名，必須以“M”開頭，后面最多跟15個字符的字符串。ng,ns,nd:分別是MOSFET的柵、源和漏的節(jié)點名。nb:MOSFET襯底節(jié)點名，它可以通過模型語句中的BULK參數(shù)來加以定義。mname:MOSFET的模型參考名這是集成電路設計中非常關鍵的部分，合適的晶體管參數(shù)可以使電路的性能大大提咼0模型描述語句(.MODEL語句)模型語句的一般形式是：.MODELmnametype<prame1=val1pname2=val2???a其中：mname模型參考名、元件必須靠這個名字來指明所要參考的模型。type用來選擇模型類型。pnamel-用來設責模型參數(shù)名。模型參數(shù)名必須是相應模型中存在的參數(shù)，未給定的參數(shù)名和值就由程序中的缺省值代替。模型參數(shù)值由圓括號參數(shù)表中的參數(shù)值給出。每個獨立參數(shù)之間用空格或逗號分隔，續(xù)行前要加”+”號。小結(jié)：通過對程序的學習，我們對數(shù)字集成電路設計這門課程有了更深入的以及更具實踐性的了解。(-)課程設計實驗心得：數(shù)字集成電路設計是一門比較復雜的課程，與我們在大二時曾學過的《數(shù)字電路與邏輯設計》相比，其討論對象主要在門級以下，增加了對集成電路設計方面更細致、更全面、更準確的思考與討論，如對器件的復雜性，一個數(shù)字器件并不只是單純的0和1等等，互聯(lián)線的寄生效應等諸多因素。而本課程的課程設計無疑加強鞏固了對課程的理解和學習，通過軟件的仿真，使得理論與實踐能夠更好地相聯(lián)系。Hspice是一種常見的Spice仿真軟件0Spice是SimulationProgramwithIntegratedCircuitEmphasis的縮寫，是一種功能強大的通用模擬電路仿真器，已經(jīng)具有幾十年的歷史了，該程序是美國加利福尼亞大學伯克利分校電工和計算科學系開發(fā)的，主要用于集成電路的電路分析程序。比較常見的Spice仿真軟件有Hspice、Pspice、Spectre、Tspice、SmartSpciesIsSpice等，雖然它們的核心算法雷同，但仿真速度、精度和收斂性卻不一樣,其中以Synopsys公司的Hspice和Cadence公司的Pspice最為著名。Hspice是事實上的SpiceT業(yè)標準仿真軟件，在業(yè)應用最為廣泛，它具有精度高、仿真功能強大等特點，但它沒有前端輸入環(huán)境，需要事前準備好網(wǎng)表文件，不適合初級用戶，主要應用于集成電路設計；Pspice是個人用戶的最佳選擇，具有圖形化的前端輸入環(huán)境，用戶界面友好，性價比高，主要應用于PCB板和系統(tǒng)