在Vivado下利用Tcl腳本對(duì)綜合后的網(wǎng)表進(jìn)行編輯過(guò)程

在Vivado下利用Tcl腳本對(duì)綜合后的網(wǎng)表進(jìn)行編輯過(guò)程在ISE下，對(duì)綜合后的網(wǎng)表進(jìn)行編輯幾乎是不可能的事情，但在Vivado下成為可能。Vivado對(duì)Tcl的支持，使得Tcl腳本在FPGA設(shè)計(jì)中有了用武之地。本文通過(guò)一個(gè)實(shí)例演示如何在Vivado下利用Tcl腳本對(duì)綜合后的網(wǎng)表進(jìn)行編輯。Vivado支持傳統(tǒng)的Tcl命令，在此基礎(chǔ)上添加了很多自身獨(dú)有的命令，這些命令可看做是對(duì)Tcl命令的進(jìn)一步擴(kuò)展。因此，在Vivado下，圖形界面（GUI）方式進(jìn)行的操作都有相應(yīng)的Tcl命令，通常會(huì)在TclConsole中顯示出來(lái)。而相反，很多Tcl腳本能做的事情，GUI方式卻無(wú)法處理，這也說(shuō)明了Tcl的強(qiáng)大之處，對(duì)綜合后的網(wǎng)表編輯就是如此。什么情況下需要對(duì)綜合后的網(wǎng)表進(jìn)行編輯？通常是需要對(duì)網(wǎng)表進(jìn)行微小的改動(dòng)，比如對(duì)高扇出net做寄存器復(fù)制或插入BUFG，對(duì)logiclevel較大的路徑插入流水寄存器以改善路徑延遲，更改待測(cè)net等。需要注意的是，利用Tcl直接編輯網(wǎng)表的意義在于可以無(wú)需重新綜合以節(jié)省綜合的時(shí)間而直接觀察編輯后的效果來(lái)判定是否需要如此修改。例如，對(duì)組合邏輯延遲較大的路徑插入流水寄存器，采用Tcl編輯之后，可以重新生成時(shí)序報(bào)告，觀察該路徑上的時(shí)序有多大的改善，是否達(dá)到預(yù)期的效果。如果認(rèn)為插入流水寄存器是有必要的，那么還是要返回到HDL代碼中進(jìn)行代碼的修改。再例如，更改待測(cè)net，如果設(shè)計(jì)中的某個(gè)信號(hào)需要引到PCB的測(cè)試口上，可以直接在網(wǎng)表中修改而無(wú)需回到HDL代碼中修改。DCP網(wǎng)表中的基本對(duì)象這里先介紹一下Vivado生成的DCP網(wǎng)表中的基本對(duì)象：cell，port，net，pin，如圖1所示，除此之外還有一個(gè)重要的對(duì)象clock。在Vivado中可以分別通過(guò)get_cells，get_ports，get_nets，get_pins和get_clocks這五個(gè)Tcl命令獲取到它們。這五個(gè)命令是Vivado中最基本、最常用的Tcl命令，在后續(xù)的網(wǎng)表編輯中會(huì)用到它們。

這五個(gè)對(duì)象之間的附屬關(guān)系圖2所示。以cell和pin為例說(shuō)明圖中箭頭的含義，如圖3所示的網(wǎng)表。采用Tcl腳本1第1行命令，可通過(guò)get_pins獲取到該cell上的所有pin，返回值如第2行所示。采用第3行命令，可通過(guò)get_cells獲取到該pin所在的cell，這是因?yàn)閜in和cell是一一對(duì)應(yīng)的。

編輯網(wǎng)表這里以對(duì)高扇出信號(hào)插入BUFG為例說(shuō)明如何編輯網(wǎng)表。采用的工程是Vivado自帶的例子工程cpu。打開(kāi)綜合后的網(wǎng)表文件，通過(guò)report_high_fanout_nets找到高扇出信號(hào)rectify_reset，并通過(guò)Tcl腳本2以原理圖的方式顯示相關(guān)電路，這里以圖4表示。

第一步：將rectify_reset從源端斷開(kāi)，如圖5所示，相應(yīng)的Tcl腳本如Tcl腳本3所示。

第二步：創(chuàng)建新的net，如圖6所示，相應(yīng)的Tcl腳本如Tcl腳本4所示。

第三步：創(chuàng)建新的cellBUFG，如圖7所示，相應(yīng)的Tcl腳本如Tcl腳本5所示。

第四步：將新的net一端連接到源端輸出pin，一端連接到BUFG的輸入pin；將rectify_reset的一端連接到BUFG的輸出pin，如圖8所示，相應(yīng)的T