數(shù)字電子技術(shù)課程設(shè)計1中國石油大學(xué)

12023/9/1一、課程設(shè)計的目的了解數(shù)字系統(tǒng)的組成，學(xué)習(xí)數(shù)字系統(tǒng)的設(shè)計方法。熟悉現(xiàn)代數(shù)字系統(tǒng)的實現(xiàn)方法：用PLD器件取代傳統(tǒng)的中規(guī)模集成器件實現(xiàn)數(shù)字電路與系統(tǒng)。學(xué)習(xí)分層次化實現(xiàn)數(shù)字電路與系統(tǒng)的方法。學(xué)習(xí)使用硬件描述語言（HardwareDescriptionLanguage）對數(shù)字電路與系統(tǒng)進行建模、仿真、綜合與實現(xiàn)的方法。22023/9/1二、數(shù)字系統(tǒng)的設(shè)計方法簡介1、數(shù)字系統(tǒng)的組成2、數(shù)字系統(tǒng)的設(shè)計方法3、現(xiàn)代數(shù)字系統(tǒng)的實現(xiàn)方法32023/9/11、數(shù)字系統(tǒng)的組成數(shù)字系統(tǒng)通常由三部分組成：輸入/輸出接口、數(shù)據(jù)處理器和控制器，如圖所示。輸入輸出接口是用來將模擬量轉(zhuǎn)化為數(shù)字量，或數(shù)字量轉(zhuǎn)化為模擬量的模塊?？刂破鞯淖饔檬强刂葡到y(tǒng)內(nèi)各部分模塊的工作，使它們按一定順序進行操作。處理器的作用是完成信息的存儲和加工處理。42023/9/12、數(shù)字系統(tǒng)的設(shè)計方法分類：自下而上的設(shè)計方法自上而下的設(shè)計方法自下而上的設(shè)計方法數(shù)字系統(tǒng)自下而上的設(shè)計是一種試探法。設(shè)計者根據(jù)自己的經(jīng)驗將規(guī)模大、功能復(fù)雜的數(shù)字系統(tǒng)按邏輯功能劃分成若干子模塊，一直分到這些子模塊可以用經(jīng)典的方法和標(biāo)準(zhǔn)的邏輯功能部件進行設(shè)計，最后將整個系統(tǒng)安裝、調(diào)試達到設(shè)計要求。52023/9/1自下而上設(shè)計方法的特點：這種設(shè)計方法沒有明顯的規(guī)律可循，主要依靠設(shè)計者的實踐經(jīng)驗和熟練的設(shè)計技巧，用逐步試探的方法最后設(shè)計出一個完整的數(shù)字系統(tǒng)。系統(tǒng)的各項性能指標(biāo)只有在系統(tǒng)構(gòu)成后才能分析測試。如果系統(tǒng)設(shè)計存在比較大的問題，也有可能要重新設(shè)計，使得設(shè)計周期加長、資源浪費也較大。62023/9/1自上而下的設(shè)計方法自上而下的設(shè)計方法是，將整個系統(tǒng)從邏輯上劃分成控制器和處理器兩大部分。如果控制器和處理器仍比較復(fù)雜，可以在控制器和處理器內(nèi)部多重地進行邏輯劃分，然后選用適當(dāng)?shù)钠骷詫崿F(xiàn)各子系統(tǒng)，最后把它們連接起來，得到所要求的數(shù)字系統(tǒng)。

自上而下的設(shè)計方法一般要遵循下列幾個步驟：明確所要設(shè)計系統(tǒng)的邏輯功能。確定系統(tǒng)方案與邏輯劃分，畫出系統(tǒng)方框圖。采用某種算法描述系統(tǒng)。設(shè)計控制器和處理器，并組合成所需要的數(shù)字系統(tǒng)。72023/9/13、現(xiàn)代數(shù)字系統(tǒng)的實現(xiàn)方法數(shù)字系統(tǒng)的實現(xiàn)方法也經(jīng)歷了由分立元件、小規(guī)模、中規(guī)模到大規(guī)模、超大規(guī)模，直至今天的專用集成電路(ASIC)。現(xiàn)在的ASIC芯片規(guī)模已經(jīng)達到幾百萬個元件。一個復(fù)雜的數(shù)字系統(tǒng)只要一片或幾片ASIC即可實現(xiàn)。FPGA或CPLD屬于ASIC電路的一類。具有現(xiàn)場可編程的特性。用戶可將所設(shè)計的電路通過計算機和開發(fā)工具，生成關(guān)于陣列連接的信息文件，并將信息文件通過編程器“編程”到芯片上。如果采用在系統(tǒng)編程器件，不需要編程器，直接將芯片裝在所設(shè)計的系統(tǒng)或電路板上，通過編程電纜直接對其編程或修改。82023/9/14.數(shù)字系統(tǒng)的設(shè)計舉例設(shè)計任務(wù)：設(shè)計一個數(shù)字頻率計，其技術(shù)要求如下：

(1) 測量頻率范圍：1Hz~100kHz。(2) 準(zhǔn)確度

fx/fx2%。(3) 測量信號：方波，峰峰值為3V~5V。92023/9/1（1）明確所要設(shè)計的系統(tǒng)的邏輯功能根據(jù)被測信號頻率范圍，有兩種測量方法，即測頻率和測周期。所謂頻率，就是周期性信號在單位時間（1s)內(nèi)變化的次數(shù)。若在一定時間間隔T內(nèi)測得這個周期信號的重復(fù)變化次數(shù)為N，則其頻率可表示為

f=N/T當(dāng)被測信號的頻率較低時，采用測頻方法由量化誤差引起的測頻誤差太大，為此應(yīng)先測周期Tx，然后計算fx=1/Tx。102023/9/11、測量頻率系統(tǒng)框圖如圖所示,系統(tǒng)由控制器和處理器組成，控制器接收外部標(biāo)準(zhǔn)時鐘和系統(tǒng)復(fù)位信號。處理器由計數(shù)器和鎖存器和顯示器組成。（2）確定系統(tǒng)方案并畫出結(jié)構(gòu)框圖。112023/9/1COUNT_CLR信號用于在每次測量開始時，對計數(shù)模塊復(fù)位，以清除上次測量的結(jié)果。該復(fù)位信號高電平有效，持續(xù)半個時鐘周期的時間。

COUNT_EN信號為計數(shù)允許信號，高電平有效。在信號的上升沿開始，對輸入信號的頻率進行測量。計數(shù)器開始對被測信號的脈沖數(shù)進行計數(shù)，即為信號的頻率。鎖存器的功能是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。（2）確定系統(tǒng)方案并畫出結(jié)構(gòu)框圖。122023/9/12、測量周期的系統(tǒng)框圖如圖所示,將待測信號用于生成控制使能信號，對標(biāo)準(zhǔn)時鐘信號進行計數(shù)顯示，最后轉(zhuǎn)換為待測信號的頻率。（2）確定系統(tǒng)方案并畫出結(jié)構(gòu)框圖。132023/9/1（3）設(shè)計控制器和受控電路

通過分析,測量頻率法的控制系統(tǒng)主要由分頻系統(tǒng)、閘門電路及定時器構(gòu)成。受控電路由計數(shù)器、鎖存器、譯碼器及顯示電路組成，如圖所示。142023/9/1（3）設(shè)計控制器和受控電路

152023/9/1（3）設(shè)計控制器和受控電路

測量周期法的控制器和受控電路如圖所示。162023/9/1三、用PLD實現(xiàn)數(shù)字系統(tǒng)的方法簡介一般PLD器件的開發(fā)需要使用集成軟件開發(fā)系統(tǒng)。軟件開發(fā)系統(tǒng)用兩種方式建立輸入文件。一種是圖形設(shè)計輸入；另一種是硬件描述語言輸入，或兩種輸入的混合方式。計算機對輸入文件進行編譯、綜合、優(yōu)化、適配等操作，最后生成供編程用的數(shù)據(jù)文件，就可編程到芯片中。有標(biāo)準(zhǔn)的HDL語言：ABEL、Verilog和VHDL。用HDL設(shè)計數(shù)字電路與系統(tǒng)，常稱為高層次設(shè)計。

172023/9/1四、設(shè)計任務(wù)實現(xiàn)設(shè)計的方法

16×16漢字點陣顯示比如顯示“中國石油大學(xué)華東”或者你的姓名，

學(xué)號信息，要求循環(huán)顯示采用原理圖設(shè)計和硬件描述語言兩種方式混合的方法。背景說明應(yīng)用：公共場合發(fā)布信息，LED點陣滾動顯示漢字很方便傳統(tǒng)的漢字滾動顯示器：單片機、存儲器和邏輯電路進行PCB板級的系統(tǒng)集成，優(yōu)點是有單片機軟件支持較為靈活，缺點是受硬件資源限制，未來設(shè)計變更和升級困難新型漢字滾動顯示采用EDA技術(shù)，基于FPGA和CPLD可編程器件進行系統(tǒng)芯片集成設(shè)計方法，代替了基于PCB板的傳統(tǒng)設(shè)計方式。182023/9/1設(shè)計思路利用VHDL或者VerilogHDL語言設(shè)計舉例說明：EDA實驗箱上16×16點陣，列選信號SEL0，SEL1，SEL2，SEL3，列選信號由SEL[3..0]控制；行選信號為H0-H15，每一行由單獨的一個信號來控制。192023/9/1設(shè)計思路循環(huán)顯示的兩種分類：

1.簡單：一定時間間隔內(nèi)只顯示一個字，且

字是固定位置；

2.復(fù)雜：按照一定的時間間隔，字向左或者

向右移動。202023/9/1設(shè)計思路控制器主要控制所要顯示的字，通過設(shè)置16X16的LED狀態(tài)顯示字符；計數(shù)器每個字顯示時間（字固定在同一位置的時間）的長短；LED用來顯示字。212023/9/1設(shè)計思路原理圖Enable為使能端，CLK為時鐘脈沖輸入，SEL[3..0]為列選信號輸出端，H8[7..0]和H0[7..0]為行選信號輸出端222023/9/1設(shè)計思路編寫程序

VHDL語言或者VerilogHDL語言

軟件：QuartusII

步驟：先設(shè)計原理圖，編寫模塊程序，軟