2023年研究生類研究生入學(xué)考試專業(yè)課電氣與電子信息-數(shù)字電路歷年高頻考題帶答案難題附詳解

2023年研究生類研究生入學(xué)考試專業(yè)課電氣與電子信息-數(shù)字電路歷年高頻考題帶答案難題附詳解（圖片大小可自由調(diào)整）第1卷一.歷年考點試題黑鉆版(共50題)1.在VerilogHDL的標(biāo)識符中使用字母的規(guī)則是______。A.大小寫相同B.大小寫不同C.只允許用大寫D.只允許用小寫2.電路如下圖所示，對應(yīng)畫出CP、Q1和Q2的波形。當(dāng)電路中電容C1由0.1μF提高到1μF時，試問CP、Q1和Q2的波形的頻率各是原來數(shù)值的多少倍。

3.在CMOS類門中，對未使用的輸入端應(yīng)當(dāng)______或者_(dá)_____，而不允許______。4.十進(jìn)制數(shù)125.125對應(yīng)的二進(jìn)制數(shù)為______。A.1111101.001B.1111100.01C.1111101.101D.1111111.0015.欲把不規(guī)則的輸入波形變換為幅度與寬度都相同的矩形脈沖，應(yīng)選擇______電路。A.多諧振蕩器B.基本RS觸發(fā)器C.單穩(wěn)態(tài)觸發(fā)器D.施密特觸發(fā)器6.在NMCS門電路中，負(fù)載管的跨導(dǎo)______，而驅(qū)動管的跨導(dǎo)______。7.組合邏輯電路的競爭一冒險是由于______引起的。A.電路不是最簡B.電路有多個輸出C.電路中存在延遲D.電路使用不同的門電路8.在數(shù)字電路和計算機(jī)中，只用______種符號來表示信息。A.1B.2C.3D.49.一個用555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器的正脈沖寬度為______。A.0.7RCB.1.4RCC.1.1RCD.RC10.邏輯方程AD+BC=B'+A'C=(A+C)(A'+B)(C+D)的解為______。11.在VerilogHDL的端口聲明語句中，用______關(guān)鍵字聲明端口為輸入方向。A.inputB.INPUTC.IND.output12.用VerilogHDL設(shè)計一個同步17進(jìn)制計數(shù)器時，需要設(shè)置一個______位的寄存器型變量。A.2B.3C.4D.513.為實現(xiàn)數(shù)據(jù)傳輸?shù)目偩€結(jié)構(gòu)，要選用______門電路。A.或非B.OCC.三態(tài)D.與或非14.邏輯函數(shù)F(A，B，C)=AB+BC+AC的最小項標(biāo)準(zhǔn)式為______A.F(A，B，C)=Zm(0，1，2，4)B.F(A，B，C)=Zm(3，5，6，7)C.F(A，B，C)=∑m(0，2，3，4)D.F(A，B，C)=Zm(2，4，6，7)15.半導(dǎo)體存儲器按功能分______和______兩種。16.VerilogHDL的功能描述是用來描述設(shè)計模塊的______和模塊端口間的______。17.表示一個兩位十進(jìn)制數(shù)至少需要______位二進(jìn)制數(shù)。A.5B.6C.7D.818.在CMOS電路中采用下圖(a)～(d)所示的擴(kuò)展功能用法，試分析各圖的邏輯功能，寫出Y1～Y4的邏輯表達(dá)式。已知電源電壓VDD=10V，二極管的正向?qū)▔航禐?.7V。

19.邊沿JK觸發(fā)器利用______而引導(dǎo)觸發(fā)的觸發(fā)器。20.(110010100111.10000111)余3BCD表示的十進(jìn)制數(shù)為______。21.一片8K×8的ROM存儲器有______個字，字長為______位。22.除了end或以end開頭的關(guān)鍵字(如endmodule)語句外，VerilogHDL的每條語句后必須要有______。A.逗號“，”B.句號“．”C.分號“；”D.冒號“：”23.如圖所示的電路是用施密特觸發(fā)器電路構(gòu)成的多諧振蕩器，試畫出電容器C兩端電壓VC和輸出電壓VO的波形。

24.維持阻塞D觸發(fā)器是在CP______觸發(fā)，其特性方程為______。25.用二進(jìn)制代碼表示有關(guān)對象的過程叫______；n位二進(jìn)制編碼器有______個輸入，有個輸出。26.單極型集成電路主要包括______、______和______。27.用抗干擾能力來評價ECL、TTL、CMOS集成電路，抗干擾強(qiáng)的集成電路依次為______。28.用與、或、非等運(yùn)算表示函數(shù)中各個變量之間描述邏輯關(guān)系的代數(shù)式叫______。29.從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫______。30.在下圖所示的4個電路中，不能產(chǎn)生振蕩的是______。

A．

B．

C．

D．31.任何時鐘觸發(fā)器狀態(tài)的改變僅與時鐘的動作沿到來有關(guān)。32.對RAM存儲器進(jìn)行寫操作時，應(yīng)向存儲器芯片送出______控制信號。

A．

B．

C．

D．33.欲把輸入的正弦波信號轉(zhuǎn)換成同頻的矩形波信號，可采用______電路。34.4位倒T形電阻網(wǎng)絡(luò)型D/A轉(zhuǎn)換器的電阻網(wǎng)絡(luò)的電阻權(quán)值有______種A.1B.2C.4D.835.若與或邏輯函數(shù)表達(dá)式F中的某一個乘積項為1，則該表達(dá)式F=______。36.MOS場效應(yīng)管工作于飽和區(qū)時，由于______，從而抵消了漏極電壓增加的影響，使漏極電流基本不變。37.若一個10位二進(jìn)制A/D轉(zhuǎn)換器的基準(zhǔn)電壓VREF=-10.24V，則當(dāng)輸入2.56V時，結(jié)果(二進(jìn)碼)為______。A.0100000000B.1100000000C.1000000000D.010000001038.電路如圖所示，請畫出8個時鐘脈沖周期的時序圖，標(biāo)明輸出QA和QB與時鐘的關(guān)系。

39.正邏輯的或非門是負(fù)邏輯的______；正邏輯的與非門是負(fù)邏輯的______。40.同或邏輯Z對應(yīng)的邏輯圖是______。

A．

B．

C．

D．41.在A/D轉(zhuǎn)換器中，轉(zhuǎn)換速度最慢的是______轉(zhuǎn)換器。A.并聯(lián)比較型B.逐次逼近型C.雙積分型D.微分型42.VerilogHDL的常量是一個恒定不變的數(shù)，一般在______定義。A.程序中部B.程序后部C.任意位置D.程序前部43.用PLA進(jìn)行邏輯設(shè)計時，應(yīng)將邏輯函數(shù)表達(dá)式變換成______式。A.與非與非B.異或C.最簡與或D.最簡或與44.在VerilogHDL的非阻塞賦值語句中，賦值號是：______，賦值變量必須是______型變量。45.在下列各圖中，或非邏輯Z對應(yīng)的邏輯圖是______。

A．

B．

C．

D．46.(001111110001.01011111)2421BCD表示的十進(jìn)制數(shù)為______。47.在數(shù)字電路和計算機(jī)中，只用______和______兩種符號來表示信息。48.在3位二進(jìn)制A/D轉(zhuǎn)換器中，已知最大輸入模擬電壓為10V，⊿是量化單位，并采用“只舍不取”方法劃分量化電平，則1⊿代表的量化電壓為______V。49.電路如圖(a)所示，加在輸入端的波形如圖(b)所示，畫出輸出F的波形。

50.常用的D/A轉(zhuǎn)換電路是______。A.權(quán)電阻D/A轉(zhuǎn)換器B.T形D/A轉(zhuǎn)換器C.倒T形D/A轉(zhuǎn)換器D.開關(guān)樹形D/A轉(zhuǎn)換器第1卷參考答案一.歷年考點試題黑鉆版1.參考答案：B2.參考答案：解：本題圖所示電路由兩部分組成，第1部分是對稱式多諧振蕩器，產(chǎn)生一定頻率的矩形波由CP端輸出：第2部分是由觸發(fā)器FF1和FF2構(gòu)成的計數(shù)器/分頻器，而且是兩位異步二進(jìn)制計數(shù)器，Q1是CP的2分頻輸出端；Q2是CP的4分頻輸出端。CP、Q1和Q2的波形如下圖所示。

由于振蕩器的振蕩周期與電容C1的值成正比(與振蕩頻率成反比)，所以當(dāng)電路中電容C1由0.1μF提高10倍到1μF時，CP、Q1和Q2的波形的頻率各是原來數(shù)值的1/10倍。

3.參考答案：相應(yīng)的邏輯電平，與有用端并接，懸空4.參考答案：A5.參考答案：C6.參考答案：小，大7.參考答案：C8.參考答案：B9.參考答案：C10.參考答案：A'B'C或ABC=00111.參考答案：A12.參考答案：D13.參考答案：C14.參考答案：B15.參考答案：ROM，RAM16.參考答案：內(nèi)部結(jié)構(gòu)，邏輯關(guān)系17.參考答案：C18.參考答案：解：本題圖(a)是5輸入端與非門，其輸出表達(dá)式為：

圖(b)是5輸入端或非門，其輸出表達(dá)式為：

圖(c)是6輸入端與非門，其輸出表達(dá)式為：

圖(d)是與或非門，其輸出表達(dá)式為

19.參考答案：傳輸延遲的差異20.參考答案：974.5421.參考答案：8192，822.參考答案：C23.參考答案：輸出波形如圖所示。

24.參考答案：的上升沿，Qn+1=D·CP↑25.參考答案：二進(jìn)制編碼；2n，n26.參考答案：PMOS、NMOS、CMOS27.參考答案：CMOS→TTL→ECL28.參考答案：邏輯表達(dá)式29.參考答案：數(shù)據(jù)選擇器30.參考答案：A31.參考答案：B[解析]還與輸入信號有關(guān)。32.參考答案：A33.參考答案：施密特觸發(fā)器34.參考答案：B35.參考答案：136.參考答案：夾斷區(qū)增加37.參考答案：A38.參考答案：解：根據(jù)所示電路，由于Flag-flipA的JA、KA接高電平，因此它是T'觸發(fā)器，當(dāng)一個時鐘(CLK)的上升沿到來時，其輸出QA就翻轉(zhuǎn)一次；Flag-flipB的JB接QA，KB接，因此它是D觸發(fā)器，當(dāng)CLK來一個上升沿時，其輸出QB=QA：以此畫出的時序圖如圖所示。由波形圖可知，QA是時鐘CLK的2分頻，QB是延遲一個時鐘周期的2分頻輸出。

39.參考答案：與非門；或非門40.參考答案：C41.參考答案：C42.參考答案：D4