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浙江工業(yè)大學(xué)碩士學(xué)位論文PAGE8數(shù)字電路與數(shù)字邏輯大型實(shí)驗(yàn)報(bào)告一、實(shí)驗(yàn)內(nèi)容(一)、QuartusII操作練習(xí)1.用原理圖輸入法設(shè)計(jì)一個(gè)3線-8線譯碼器(二)、數(shù)字頻率計(jì)設(shè)計(jì)(三)、倒計(jì)時(shí)秒表設(shè)計(jì)二、數(shù)字頻率計(jì)的設(shè)計(jì)1.工作原理脈沖信號(hào)的頻率就是在單位時(shí)間內(nèi)所產(chǎn)生的脈沖個(gè)數(shù),其表達(dá)式f=N/T,f為被測(cè)信號(hào)的頻率,N為計(jì)數(shù)器所累計(jì)的脈沖個(gè)數(shù),T為所產(chǎn)生N個(gè)脈沖所需要的時(shí)間,所以在1秒時(shí)間內(nèi)計(jì)數(shù)器所記錄的結(jié)果,就是被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)原理框圖如圖所示:2.?dāng)?shù)字頻率計(jì)頂層原理圖3.底層模塊的仿真結(jié)果CNT10:LockDecdoterConsignal4.頻率計(jì)頂層原理圖頂層仿真結(jié)果:5.項(xiàng)目處理(1)器件選定QuartusII軟件、ALTERDE2實(shí)驗(yàn)板(2)管腳鎖定信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)LED10PIN_AF10LED20PIN_V20LED30PIN_AB23LED40PIN_Y23LED11PIN_AB12LED21PIN_V21LED31PIN_V22LED41PIN_AA25LED12PIN_AC12LED22PIN_W21LED32PIN_AC25LED42PIN_AA26LED13PIN_AD11LED23PIN_Y22LED33PIN_AC26LED43PIN_Y26LED14PIN_AE11LED24PIN_AA24LED34PIN_AB26LED44PIN_Y25LED15PIN_V14LED25PIN_AA23LED35PIN_AB25LED45PIN_U22LED16PIN_V13LED26PIN_AB24LED36PIN_24LED46PIN_W24CLKINPIN_G25CLK1PIN_K22(3)頻率測(cè)量三、倒計(jì)時(shí)秒表設(shè)計(jì)1.設(shè)計(jì)方案a.確定倒計(jì)時(shí)秒表的功能:倒計(jì)時(shí)值隨意設(shè)定,倒計(jì)時(shí)到零時(shí)通過(guò)蜂鳴器發(fā)出提示音,倒計(jì)時(shí)過(guò)程中可以隨時(shí)停止和重置等b.模塊劃分:consignal模塊:倒計(jì)時(shí)秒表的控制器;兩個(gè)十進(jìn)制減法器clllxh??欤航M成100之內(nèi)的倒計(jì)時(shí);DECODER??欤簩p法器的輸出的8421BCD碼轉(zhuǎn)換成七段顯示碼。c.模塊設(shè)計(jì)圖:2.頂層原理圖或VHDL代碼a.VHDL代碼//consignal模快代碼設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityconsignalisport(cp:instd_logic;clk:outstd_logic);endconsignal;architecturebehavofconsignalissignalcurrent_state,next_state:std_logic_vector(3downto0);constantst0:std_logic_vector:="0011";constantst1:std_logic_vector:="0010";constantst2:std_logic_vector:="0110";constantst3:std_logic_vector:="0111";constantst4:std_logic_vector:="0101";constantst5:std_logic_vector:="0100";constantst6:std_logic_vector:="1100";constantst7:std_logic_vector:="1101";begincom1:process(current_state)begincasecurrent_stateiswhenst0=>next_state<=st1;clk<='0';whenst1=>next_state<=st2;clk<='0';whenst2=>next_state<=st3;clk<='0';whenst3=>next_state<=st4;clk<='1';whenst4=>next_state<=st5;clk<='1';whenst5=>next_state<=st6;clk<='1';whenst6=>next_state<=st7;clk<='1';whenothers=>next_state<=st0;clk<='0';endcase;endprocesscom1;reg:process(cp)beginif(cp'eventandcp='0')thencurrent_state<=next_state;endif;endprocessreg;endbehav;//clllxh模塊代碼設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclllxhisport(clk:instd_logic;set:instd_logic;qq:bufferstd_logic_vector(3downto0);co:outstd_logic;a:instd_logic_vector(3downto0));endclllxh;architectureoneofclllxhisbeginprocess(clk,set)beginif(set='1')thenqq<=a;elsif(clk'eventandclk='1')thenif(qq=0)thenqq<="1001";elseqq<=qq-1;endif;endif;endprocess;process(qq)beginif(qq=0)thenco<='0';elseco<='1';endif;endprocess;endone;//decoder模塊碼設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;entitydecoderisport(din:instd_logic_vector(3downto0);led7s:outstd_logic_vector(6downto0));end;architectureoneofdecoderisbeginprocess(din)begincasediniswhen"0000"=>led7s<="1000000";when"0001"=>led7s<="1111001";when"0010"=>led7s<="0100100";when"0011"=>led7s<="0110000";when"0100"=>led7s<="0011001";when"0101"=>led7s<="0010010";when"0110"=>led7s<="0000010";when"0111"=>led7s<="1111000";when"1000"=>led7s<="0000000";when"1001"=>led7s<="0010000";when"1010"=>led7s<="0001000";when"1011"=>led7s<="0000011";when"1100"=>led7s<="1000110";when"1101"=>led7s<="0100001";when"1110"=>led7s<="0000110";when"1111"=>led7s<="0001110";whenothers=>led7s<=null;endcase;endprocess;end;3.測(cè)試結(jié)果a.底層仿真圖ClllxhconsignalDecoderb.頂層原理圖四、實(shí)驗(yàn)體會(huì)從做QuartusII操作練習(xí)開始,按照書上的步驟,讓我初步學(xué)會(huì)QuartusII軟件的操作方式,盡管剛開始的作業(yè)較為簡(jiǎn)單,但是我還是在初步探索中遇到困難:比方說(shuō)在進(jìn)行原理圖輸入法設(shè)計(jì)3-8譯碼器時(shí),在仿真以后結(jié)果圖根本看不出來(lái)是什么意思,最后在同學(xué)的幫助下得知因?yàn)橹芷谏岬眠^(guò)大,以至于仿真圖像太小顯示不出來(lái)。再設(shè)計(jì)頻率計(jì)時(shí),在LOCK這個(gè)模塊上示范代碼有一定的錯(cuò)誤,一開始沒(méi)有發(fā)現(xiàn),以至于仿真結(jié)果是錯(cuò)誤的,由于沒(méi)有學(xué)過(guò)VHDL語(yǔ)言,所以很難找到錯(cuò)誤,還是在同學(xué)的幫助下改正了代碼的錯(cuò)誤,最終仿
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