數(shù)字電路綜合設(shè)計課件

數(shù)字電路綜合設(shè)計電子實驗中心數(shù)字電路綜合設(shè)計電子實驗中心課程要求本課程分四次實驗進行，每次4學(xué)時。實驗一人一組，四次實驗安排如下：第一次：EDA相關(guān)理論知識講解；介紹QUARTUSII軟件的使用方法，完成流水燈的設(shè)計，仿真和下載實現(xiàn)；第二次：介紹課程設(shè)計課題要求及相關(guān)的理論知識，自行進行相關(guān)模塊的設(shè)計及仿真；第三次：繼續(xù)完成整個課程設(shè)計課題的設(shè)計與實現(xiàn)；第四次：課程設(shè)計課題的檢查及提問答辯。課程完成后提交課程設(shè)計總報告。最后成績評定：考勤+平時實驗情況+課程設(shè)計報告+最后檢查及答辯。課程要求本課程分四次實驗進行，每次4學(xué)時。實驗1.1電子設(shè)計自動化技術(shù)及其發(fā)展

EDA：ElectronicDesignAutomationEDA

技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。主要能輔助進行三方面的設(shè)計工作：IC設(shè)計，電子電路設(shè)計以及PCB設(shè)計。1、EDA介紹1.1電子設(shè)計自動化技術(shù)及其發(fā)展EDA：Electro

利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點：

①用軟件的方式設(shè)計硬件；②用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；③設(shè)計過程中可用有關(guān)軟件進行各種仿真；④系統(tǒng)可現(xiàn)場編程，在線升級；⑤整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點：1.2EDA技術(shù)的主要內(nèi)容

1.大規(guī)?？删幊踢壿嬈骷?/p>

FPGA:FieldProgrammableGateArrayCPLD:ComplexProgrammableLogicDeviceSOC:SystemOnChip1.2EDA技術(shù)的主要內(nèi)容1.大規(guī)?？删幊踢?/p>

2.硬件描述語言(HDL)

HDL

VHDLVerilogHDLABELAHDLSystemVerilogSystemC英文全名是VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage2.硬件描述語言(HDL)HDLVHDL英文全名是V3.軟件開發(fā)工具Altera公司:MAX+PLUSII和QuartusIIXilinx公司：Foundation和ISELattice公司：ispEXPERT3.軟件開發(fā)工具4.實驗開發(fā)系統(tǒng)實驗開發(fā)系統(tǒng)提供芯片下載電路及EDA實驗/開發(fā)的外圍資源，以供硬件驗證用。一般包括：①實驗或開發(fā)所需的各類基本信號發(fā)生模塊，包括時鐘、脈沖、高低電平等；②FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等；③FPGA/CPLD目標(biāo)芯片和編程下載電路。4.實驗開發(fā)系統(tǒng)課程設(shè)計實驗板課程設(shè)計實驗板硬件測試測試電路仿真器功能仿真行為仿真時序仿真VHDL仿真器門級時序仿真功能仿真編程、下載編程器/下載電纜VHDL/Verilog網(wǎng)表熔絲圖、SRAM文件、自動優(yōu)化、布局、布線/適配FPGA/CPLD布線/適配器(EDIF,XNF,VHDL?-)網(wǎng)表文件VHDL源程序邏輯綜合、優(yōu)化VHDL綜合器生成VHDL源程序圖形編輯器文本編輯器1.3面向FPGA/CPLD的開發(fā)流程硬件測試測試電路仿真器功能仿真行為仿真時序仿真VHDL仿真器1、設(shè)計輸入

圖形輸入

原理圖輸入狀態(tài)圖輸入波形圖輸入

硬件描述語言文本輸入

1、設(shè)計輸入圖形輸入原理圖輸入硬件描述語言文本輸入2.邏輯綜合

所謂邏輯綜合，就是將電路的高級語言描述(如HDL、原理圖或狀態(tài)圖形的描述)轉(zhuǎn)換成低級的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。2.邏輯綜合

3.目標(biāo)器件的布線/適配

所謂邏輯適配，就是將由綜合器產(chǎn)生的網(wǎng)表文件針對某一具體的目標(biāo)器進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作等，配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件。

3.目標(biāo)器件的布線/適配

4.目標(biāo)器件的編程/下載如果編譯、綜合、布線/適配和行為仿真、功能仿真、時序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計的要求，則可以將由布線/適配器產(chǎn)生的配置/下載文件通過編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中。4.目標(biāo)器件的編程/下載5.設(shè)計過程中的有關(guān)仿真

行為仿真：將VHDL設(shè)計源程序直接送到VHDL仿真器中所進行的仿真。該仿真只是根據(jù)VHDL的語義進行的，與具體電路沒有關(guān)系。

功能仿真：將綜合后的VHDL網(wǎng)表文件再送到VHDL仿真器中所進行的仿真。

時序仿真：將布線器/適配器所產(chǎn)生的VHDL網(wǎng)表文件送到VHDL仿真器中所進行的仿真。5.設(shè)計過程中的有關(guān)仿真6.硬件測試

所謂硬件測試，就是FPGA或CPLD直接用于應(yīng)用系統(tǒng)的設(shè)計中，將下載文件下載到FPGA后，對系統(tǒng)的設(shè)計進行的功能檢測的過程。硬件測試的目的，是為了在真實的環(huán)境中檢驗VHDL設(shè)計的運行情況。6.硬件測試2、QuartusII的使用方法（以8位流水燈的設(shè)計，仿真與實現(xiàn)為例）2、QuartusII的使用方法（以8位流水燈的設(shè)計，仿真18流水燈實驗原理流水燈是一種效果燈光，它通過按固定的規(guī)律將LED點亮或熄滅

上圖給出了一種簡單的流水燈狀態(tài)變化示意圖，用邏輯電路控制8個LED燈，始終保持7亮1暗，在脈沖信號CP的推動下循環(huán)流動；將燈亮用1表示，燈滅用0表示；………………18流水燈實驗原理流水燈是一種效果燈光，它通過按固定的規(guī)律將使用八進制計數(shù)器產(chǎn)生74LS138地址端所需的8個地址信號，將計數(shù)輸出Q0、Q1、Q2分別接入74LS138的A0、A1、A2，為計數(shù)器提供低頻連續(xù)脈沖CP，即可在74LS138的8個輸出端獲得流水燈的連續(xù)狀態(tài)輸出八進制計數(shù)器可以通過將3個JK或D觸發(fā)器先組成T’觸發(fā)器，然后再級聯(lián)為異步計數(shù)器

使用八進制計數(shù)器產(chǎn)生74LS138地址端所需的8個地址信號，一、準(zhǔn)備1、使用QuartusII軟件之前，請確保軟件已正常破解若啟動QuartusII時看到如下注冊許可界面，則說明軟件尚未注冊許可，需要進行認(rèn)證后才能正常使用：開始菜單\運行中輸入命令：cmd，打開dos命令窗；在命令窗中輸入：ipconfig/all，即列出本機物理地址physiccaladdress；用記事本打開本機D:\Altera目錄下的License.Dat文件，將其中的HostID替換為本機的物理地址即完成破解。（替換時需注意不能插入空格并去掉符號“-”

）保存文件并關(guān)閉，重啟Quartus，注冊許可界面已消失。20一、準(zhǔn)備1、使用QuartusII軟件之前，請確保軟件已正常若注冊請求界面還未消失請按左圖選擇在下圖中重設(shè)文件指向路徑若注冊請求界面還未消失2、QuartusII13.1主界面操作環(huán)境221、ProjectNavigator（工程管理器）3、Messagewindow（信息窗口）2、Statuswindow（狀態(tài)窗口）4、工作區(qū)域2、QuartusII13.1主界面操作環(huán)境221、Pr3、常用工具欄23下載按鈕編譯按鈕3、常用工具欄23下載按鈕編譯按鈕4、開發(fā)流程24打開QuartusII13.1軟件創(chuàng)建保存工程文件的文件夾創(chuàng)建新的工程創(chuàng)建新的設(shè)計文件（原理圖，VHDL代碼，波形圖等）編譯定義引腳pin仿真重新編譯后下載測試并記錄結(jié)果4、開發(fā)流程24打開QuartusII13.1軟件創(chuàng)建保工程創(chuàng)建時的準(zhǔn)備工作QuartusII通過“工程（Project）”來管理設(shè)計文件，必須為此工程創(chuàng)建一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾；此文件夾名不宜用中文，也最好不要用數(shù)字，應(yīng)放到磁盤上容易找到的地方，不要放在軟件的安裝目錄中；建立完工程文件夾后再進行后續(xù)操作……25二、在QuartusII13.1環(huán)境下建立工程工程創(chuàng)建時的準(zhǔn)備工作QuartusII通過“工程（Proje1、工程創(chuàng)建向?qū)?6工程文件名，建立在用戶自己的目錄下，不要使用軟件的安裝目錄或系統(tǒng)目錄選擇文件的存放路徑頂層實體名，一般和工程名相同文件菜單基于已有項目創(chuàng)建工程（一般不使用）設(shè)置完畢后單擊“Next”1、工程創(chuàng)建向?qū)?6工程文件名，建立在用戶自己的目錄下，不要2、為創(chuàng)建的工程添加設(shè)計文件27添加用戶的設(shè)計文件選中待添加的文件后點擊“Add”，若暫無文件，直接點擊“Next”設(shè)置完畢后單擊“Next”2、為創(chuàng)建的工程添加設(shè)計文件27添加用戶的設(shè)計文件設(shè)置完畢后3、器件選擇28選擇FPGA器件型號選擇FPGA器件所屬系列實驗開發(fā)板所使用的器件為ALtera公司CycloneIVE系列（Family）的EP4CE15E22C8（Avaliabledevices）設(shè)置完畢后單擊“Next”3、器件選擇28選擇FPGA器件型號選擇FPGA器件所屬系列4、EDA工具設(shè)置29選擇第三方EDA仿真工具（ModelSim-Altera）設(shè)置完畢后單擊“Next”4、EDA工具設(shè)置29選擇第三方EDA仿真工具（Model5、完成!30工程創(chuàng)建完畢，在工程管理器界面出現(xiàn)所選用的器件系列、器件名及工程文件名；單擊“Finish”，完成工程創(chuàng)建5、完成!30工程創(chuàng)建完畢，在工程管理器界面出現(xiàn)所選用的器件綜上所述，創(chuàng)建工程時的幾個步驟如下：（1）指定工程所在的工作庫文件夾、工程名及設(shè)計實體名；（2）將設(shè)計文件加入工程中，若無設(shè)計文件直接跳過；（3）選擇目標(biāo)芯片（開發(fā)板上的芯片類型）；（4）選擇仿真工具類型；（5）完成創(chuàng)建。工程建立后，若需要新增設(shè)計文件，可以通過菜單項Project/Add_Remove……在工程中添加新建立的設(shè)計文件，也可以刪除不需要的設(shè)計文件。編譯時將按此選項卡中列出的文件處理。31綜上所述，創(chuàng)建工程時的幾個步驟如下：（1）指定工程所在的工作32三、在QuartusII工程下建立設(shè)計文件1、在File菜單下點擊“New”，即彈出新建文件窗口QuartusII支持原理圖輸入、VHDL語言輸入等多種設(shè)計輸入方式原理圖文件VHDL文件波形圖文件32三、在QuartusII工程下建立設(shè)計文件1、在File2、原理圖設(shè)計文件創(chuàng)建方法33原理圖編輯區(qū)繪圖輔助工具(1)上圖中，選擇BlockDiagram/SchematicFile，點擊ok后即得如下界面：2、原理圖設(shè)計文件創(chuàng)建方法33原理圖編輯區(qū)繪圖輔助工具(2)打開元件庫，調(diào)用內(nèi)置元件及端口在繪圖區(qū)雙擊鼠標(biāo)左鍵，即彈出添加元件的窗口34在此輸入已知的元件名，可以快速地調(diào)出元件或信號端口并預(yù)覽這里可查看庫中所有的元件或端口(2)打開元件庫，調(diào)用內(nèi)置元件及端口在繪圖區(qū)雙擊鼠標(biāo)左鍵，繪圖輔助工具欄介紹351、畫線及選擇工具2、文本工具3、符號工具，點擊后可調(diào)出前面添加元件的窗口4、窗口縮放工具5、窗口全屏顯示，按“ESC”退出注意：使用窗口縮放工具按鈕后，請切換回畫線及選擇工具按鈕，才能對繪圖進行編輯。其余工具按鈕不常用，這里不介紹選中后，右鍵放大，左鍵縮小繪圖輔助工具欄介紹351、畫線及選擇工具2、文本工具3、符號分別輸入“input”和“74138”時的預(yù)覽窗口36輸入74138，庫里已有的元件會預(yù)覽在這里輸入INPUT，庫里已有的端口符號會預(yù)覽在這里單擊OK，即可將預(yù)覽的端口符號/元件放置在繪圖區(qū)分別輸入“input”和“74138”時的預(yù)覽窗口36輸入737從符號庫中調(diào)出JKFF、74138、VCC、GND、INPUT、OUTPUT等符號/端口，排放整齊;完成畫線連接操作鼠標(biāo)放到端點處，會自動變?yōu)樾∈中危聪伦箧I拖動到目標(biāo)處，釋放后即完成本次畫線操作若要畫折線，在轉(zhuǎn)折處單擊一次左鍵，繼續(xù)拖動即可；為INPUT、OUTPUT端口命名：雙擊該輸出端口，在彈出的窗口中輸入名稱即可。37從符號庫中調(diào)出JKFF、74138、VCC、GND、IN調(diào)用元件庫中基本數(shù)字電路分立元件完成的8位流水燈電路原理圖：調(diào)用元件庫中基本數(shù)字電路分立元件完成的8位流水燈電路原理圖：調(diào)用LPM宏功能模塊方法介紹(以計數(shù)器為例)在原理圖編輯模式下，雙擊鼠標(biāo)左鍵，在彈出的庫文件中打開megafunctions文件夾，選擇需要的LPM宏模塊，設(shè)置參數(shù)后即可放置在原理圖中。調(diào)用LPM宏功能模塊方法介紹(以計數(shù)器為例)在原理圖編輯模式數(shù)字電路綜合設(shè)計ppt課件數(shù)字電路綜合設(shè)計ppt課件數(shù)字電路綜合設(shè)計ppt課件數(shù)字電路綜合設(shè)計ppt課件數(shù)字電路綜合設(shè)計ppt課件數(shù)字電路綜合設(shè)計ppt課件數(shù)字電路綜合設(shè)計ppt課件數(shù)字電路綜合設(shè)計ppt課件3、VHDL程序設(shè)計文件創(chuàng)建方法VHDL文件3、VHDL程序設(shè)計文件創(chuàng)建方法VHDL文件保存文件名與實體名一致保存文件名與實體名一致設(shè)置置頂，并編譯當(dāng)前的VHDL文件在圖示位置菜單中選擇“SetasTop-LevelEntity”啟動全程編譯若出現(xiàn)報錯，根據(jù)提示，排查錯誤設(shè)置置頂，并編譯當(dāng)前的VHDL文件在圖示位置菜單中選擇“Se創(chuàng)建用戶自己的元件符號在圖示位置菜單中選擇“CreatSymbolFileforCurrentFile”將自己的設(shè)計描述生成元件符號，供原理圖方式調(diào)用（自己設(shè)計的元件在元件庫的project文件夾內(nèi)）創(chuàng)建用戶自己的元件符號在圖示位置菜單中選擇“CreatSy522023/8/16522023/8/5調(diào)用元件庫中LPM計數(shù)器，用VHDL實現(xiàn)3-8譯碼器完成的8位流水燈：調(diào)用元件庫中LPM計數(shù)器，用VHDL實現(xiàn)3-8譯碼器完成的854四、全程編譯選擇菜單Processing->StartCompilation，或者單擊

按鈕，即啟動了完全編譯完成輸入設(shè)計后，進行全程編譯，步驟如下：54四、全程編譯選擇菜單Processing->Start關(guān)于全程編譯55啟動全程編譯：選擇Processing/StartCompilation,自動完成分析、排錯、綜合、適配、匯編及時序分析的全過程。編譯過程中，錯誤信息通過下方的信息欄指示（紅色字體）。雙擊錯誤信息，可以定位到錯誤所在處，改正后再次進行編譯直至排除所有錯誤；編譯成功后，會彈出編譯報告，顯示相關(guān)編譯信息。關(guān)于全程編譯55啟動全程編譯：

工程編譯完成后，設(shè)計結(jié)果是否滿足設(shè)計要求，可以通過時序仿真來分析；時序仿真主要包含如下的設(shè)置步驟：打開波形編輯器；設(shè)置仿真時間區(qū)域；波形文件存盤；將端口節(jié)點信號選入波形編輯器中；編輯輸入波形（輸入激勵信號）；總線數(shù)據(jù)格式設(shè)置啟動仿真器觀察仿真結(jié)果（波形編輯文件及產(chǎn)生的波形報告文件分開顯示）若無法觀察完整波形，可以使用熱鍵Ctrl+W,即可看到完整的仿真波形。也可使用鼠標(biāo)左右鍵，方法如下：56選中后，右鍵放大，左鍵縮小順序并不是唯一的五、時序仿真工程編譯完成后，設(shè)計結(jié)果是否滿足設(shè)計要求，可以通過1、建立波形矢量文件2、添加引腳節(jié)點571、建立波形矢量文件57添加引腳節(jié)點（續(xù)）58在Filter下選擇“Pins：unassigned”，再單擊“List”，列出引腳端口”在NodesFound下方的列表下選擇所列出的端口，將其拖放到波形文件的引腳編輯區(qū)添加引腳節(jié)點（續(xù)）58在Filter下選擇“Pins：una3、設(shè)置仿真時間長度59默認(rèn)為1us，這里將其設(shè)置為100us3、設(shè)置仿真時間長度59默認(rèn)為1us，這里將其設(shè)置為100u4、設(shè)置仿真時間周期60默認(rèn)為10ns，由于競爭冒險的存在，在仿真時信號波形和大量毛刺混疊在一起，影響仿真結(jié)果因此，這里設(shè)置為500ns4、設(shè)置仿真時間周期60默認(rèn)為10ns，由于競爭冒險的存在，5、編輯輸入端口信號61窗口縮放（左鍵放大，右鍵縮小）已編輯好的時鐘波形選中CP后，點擊此符號，直接編輯周期脈沖信號5、編輯輸入端口信號61窗口縮放（左鍵放大，右鍵縮?。┮丫庉?、啟動時序仿真62分析波形可見，與74LS138功能真值表一致，結(jié)果正確低電平看做燈滅，高電平看做燈亮。窄尖峰為冒險引起，不影響邏輯功能。6、啟動時序仿真62分析波形可見，與74LS138功能真值表六、引腳鎖定及下載測試。63引腳鎖定以實際的實驗系統(tǒng)選用的芯片為準(zhǔn)引腳鎖定方法：在菜單下依次選擇Assignments/Pinplanner雙擊編輯窗口對應(yīng)引腳的Location，根據(jù)端口名選擇引腳號相應(yīng)的引腳號已標(biāo)注在實驗板上1、引腳鎖定六、引腳鎖定及下載測試。63引腳鎖定以實際的實驗系統(tǒng)選用的64對設(shè)計進行引腳鎖定雙擊“Location”下方的表格框，彈出指定器件的引腳列表，選擇用戶自定義的引腳。64對設(shè)計進行引腳鎖定雙擊“Location”下方的表格框，652、再次執(zhí)行全程編譯（必要步驟）652、再次執(zhí)行全程編譯（必要步驟）啟動下載：單擊Tools\Programmer,即啟動下載界面在下載界面選擇單擊HardwareSetup按鈕選擇下載器，在彈出菜單中雙擊選擇USB-Blaster

，再單擊close。663、下載啟動下載：單擊Tools\Programmer,即啟動下載界編程下載：在配置文件（*.sof或*.pof）信息窗口處（屏幕右下大半?yún)^(qū)域），勾選program/configure,然后單擊start按鈕，即開始配置/編程；67編程下載：在配置文件（*.sof或*.pof）信息窗口處（屏68當(dāng)下載窗口右上角progress顯示出100%，表示下載成功；在實驗板上觀察運行結(jié)果是否符合要求。68當(dāng)下載窗口右上角progress顯示出100%，表示下載若編程器自身有故障或者未正確連接，則不能編程/配置，底部的信息欄會有紅色字體的信息提示，這時需要檢查編程器的連接。解決方法：將下載線與PC機USB連接線斷開，插入，重試下載。696、故障處理若編程器自身有故障或者未正確連接，則不能編程/配置，底部的信設(shè)計課題：樂曲演奏電路設(shè)計

設(shè)計課題：樂曲演奏電路設(shè)計課程設(shè)計要求1.設(shè)計一個樂曲硬件演奏電路，通過數(shù)字邏輯電路控制蜂鳴器演奏指定的樂曲；2.使用數(shù)字電路實驗板上的FPGA器件（EP4CE15E22C8）作為硬件電路平臺，使用板載的蜂鳴器作為發(fā)聲元件；3.在QuartusII環(huán)境下，設(shè)計各單元電路（可用原理圖、VHDL和LMP模塊設(shè)計），并將各單元電路按各自對應(yīng)關(guān)系相互連接，構(gòu)成樂曲硬件演奏電路，進行編譯及仿真；4.將設(shè)計下載到實驗板上驗證樂曲演奏的效果。課程設(shè)計要求1.設(shè)計一個樂曲硬件演奏電路，通過數(shù)字邏輯電路一、樂曲發(fā)聲原理：樂曲中的每一音符對應(yīng)著一個特定的頻率（見表1），要想FPGA發(fā)出不同音符的音調(diào)，實際上只要控制它輸出相應(yīng)音符的頻率即可。樂曲都是由一連串的音符組成，因此按照樂曲的樂譜依次輸出這些音符所對應(yīng)的頻率，就可以在喇叭上連續(xù)地發(fā)出各個音符的音調(diào)。組成樂曲的每個音符的發(fā)音頻率值及其持續(xù)的時間是樂曲能夠連續(xù)演奏所需要的兩個基本要素。設(shè)計原理：一、樂曲發(fā)聲原理：設(shè)計原理：表1音符與頻率關(guān)系對照表音名頻率（Hz）音名頻率（Hz）音名頻率（Hz）低音1261.1中音1523.3高音11049.5低音2293.7中音2587.3高音21174.7低音3329.6中音3659.3高音31318.5低音4349.2中音4698.5高音41396.9低音5392中音5784高音51568低音6440中音6880高音61760低音7493.9中音7987高音71975.5表1音符與頻率關(guān)系對照表音名頻率音名頻率音名頻率低音12二、硬件電路的發(fā)聲原理：

聲音的頻譜范圍約在幾十到幾kHz，若能利用程序來控制FPGA芯片某個引腳按照一定的順序輸出一定頻率的矩形波，接上喇叭就能發(fā)出相應(yīng)頻率的聲音，其原理框圖如下：二、硬件電路的發(fā)聲原理：樂曲演奏電路實現(xiàn)原理框圖樂曲演奏電路實現(xiàn)原理框圖三、設(shè)計過程：1、創(chuàng)建一個新的設(shè)計工程2、用VHDL語言設(shè)計16分頻器，并生成邏輯符號塊；3、用VHDL語言設(shè)計數(shù)控分頻器，并生成邏輯符號塊；4、用VHDL語言或調(diào)用LPM-rom設(shè)計分頻數(shù)預(yù)置器，并生成邏輯符號塊；5、調(diào)用LPM-counter產(chǎn)生一個計數(shù)器，用JK觸發(fā)器實現(xiàn)一個2分頻器（即一個T’觸發(fā)器）；6、添加輸入及輸出端口，并完成電路連接；7、編譯;8、鎖定引腳，晶體振蕩器時鐘輸入為Pin23（16MHz信號），計數(shù)器時鐘輸入（1Hz或2Hz信號）和清零信號，蜂鳴器（喇叭）輸出用導(dǎo)線通開放接口連接；9、再次編譯;10、器件下載。11、聽樂曲驗證結(jié)果。三、設(shè)計過程：1、創(chuàng)建一個新的設(shè)計工程1.通過QuartusII建立一個新工程；工程名命名格式約定如下：姓名首字母+學(xué)號如張三，學(xué)號為2011123001，則命名為：zs2