5在系統(tǒng)可編程邏輯器件(ISPPLD)課件

黃山·蓬萊三景在系統(tǒng)可編程邏輯器件(ISP-PLD)封面返回前言在系統(tǒng)可編程邏輯器件(In-SystemProgrammablePLD，通常簡稱為ISP-PLD)是90年代初推出的一種新型的可編程邏輯器件。這種器件的最大特點是編程時既不需要使用編程器，也不需要將它從所在系統(tǒng)的電路板上取下，可以在系統(tǒng)內(nèi)進(jìn)行編程。所謂在系統(tǒng)可編是指未編程的ISP器件可以直接焊接在印刷電路板上，然后通過計算機(jī)的并行口和專用的編程電纜對焊接在電路板上的ISP器件多次編程，對其邏輯功能進(jìn)行修改，從而加快了數(shù)字系統(tǒng)的調(diào)試過程，提高了可靠性并避免對可編程器件造成機(jī)械損壞。這是復(fù)雜的可編程邏輯器件(CPLD)其中的一種。前言返回學(xué)習(xí)要點本節(jié)學(xué)習(xí)要點和要求在系統(tǒng)可編程邏輯器件(ISP—PLD)了解ISP的基本結(jié)構(gòu)和基本工作過程返回了解ispLSI系列產(chǎn)品的編程連接學(xué)習(xí)主頁在系統(tǒng)可編程邏輯器件學(xué)習(xí)主頁使用說明：要學(xué)習(xí)哪部分內(nèi)容，只需把鼠標(biāo)移到相應(yīng)的目錄上單擊鼠標(biāo)左鍵即可，按空格鍵或鼠標(biāo)左鍵將按目錄順序?qū)W習(xí)。ISP-PLD基本結(jié)構(gòu)ispLSI系列產(chǎn)品的編程連接結(jié)束返回黃山·仙人指路一、通用的ISP-PLD基本結(jié)構(gòu)

(1)ISP基本結(jié)構(gòu)框圖在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完邏輯塊GLBGLBGLBGLBGLBGLBGLB器件內(nèi)部的可編程連線區(qū)I/OI/O通用ISP—PLD結(jié)構(gòu)框圖1.通用邏輯塊(GLB)，可輸出編程后的邏輯函數(shù)。2.內(nèi)部可編程連線區(qū)，這是一個可編程的矩陣網(wǎng)絡(luò)，通過對此網(wǎng)絡(luò)編程可實現(xiàn)各個GLB間的相連以及各I/O與本矩陣網(wǎng)絡(luò)連接。3.I/O單元，負(fù)責(zé)數(shù)據(jù)的輸入和輸出。4.編程控制電路(此處沒有畫出)一、通用的ISP-PLD基本結(jié)構(gòu)—(1)基本結(jié)構(gòu)框圖通用邏輯塊GLB結(jié)構(gòu)示意圖在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完乘積項陣列乘積項共享的或邏輯陣列DQMUX宏單元OLMC邏輯塊GLBGLBGLBGLBGLBGLBGLB器件內(nèi)部的可編程連線區(qū)I/OI/OI/O單元通用ISP—PLD結(jié)構(gòu)框圖通用邏輯塊(GLB)結(jié)構(gòu)圖一、通用的ISP-PLD基本結(jié)構(gòu)—(1)基本結(jié)構(gòu)框圖器件內(nèi)部的可編程連線區(qū)(2)ispLSI1032電路結(jié)構(gòu)分布框圖(2)ispLSI1032電路結(jié)構(gòu)分布框圖(部分)在系統(tǒng)可編程邏輯器件(ISP—PLD)輸入/輸出單元，每格代表一個單元，簡稱IOC，全機(jī)有64個。繼續(xù)本頁完通用邏輯模塊GLB輸入總線全局布線區(qū)(GRP)C7C6C5C4C3C2C1C0A0A1A2A3A4A5A6A7可編程輸出布線區(qū)(ORP)可編程輸出布線區(qū)(ORP)時鐘分配網(wǎng)絡(luò)N5N4I/O32—I/O47I/O0—I/O15N0N1CLK0CLK1CLK2IOCLK0IOCLK1YYYY0123ORP是GLB與IOC連接的通道，可通過編程令GLB與任一個IOC連接。全局布線區(qū)是可編程連線矩陣網(wǎng)絡(luò)，通過對此網(wǎng)絡(luò)編程可實現(xiàn)各個GLB間的相連以及各I/O與本矩陣網(wǎng)絡(luò)連接。C0C0C0下面了解通用邏輯模塊(GLB)的結(jié)構(gòu)。(3)通用邏輯模塊(GLB)的結(jié)構(gòu)(3)通用邏輯模塊GLB結(jié)構(gòu)

·與陣列

·或陣列在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)012314151617DQDQDQDQ來自專用輸入與邏輯陣列，在此編程，可把輸入的量進(jìn)行“與”運算。乘積項共享的或邏輯陣列，這是本電路的一個特色，在此編程，可把F3、F2、F1、F0的輸出輸至任一個D觸發(fā)器；又可把同一D觸發(fā)器上的輸入數(shù)據(jù)相“或”。F3F2F1F04457(3)通用邏輯模塊(GLB)的結(jié)構(gòu)舉例1在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入0123141516174457DQDQDQDQ例如對或陣列編程如下F3F3F3F3每個D觸發(fā)器都輸出F3F3F2F1F0(3)通用邏輯模塊(GLB)的結(jié)構(gòu)舉例2在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入0123141516174457DQDQDQDQ例如對或陣列編程如下F3F3+F2+F0由分析知：由于有了乘積項共享或邏輯陣列，電路的功能強大了。F3F2F1F0·OLMC

·控制功能(3)通用邏輯模塊(GLB)的結(jié)構(gòu)在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入0123141516174457MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)輸出邏輯宏單元(OLMC)，通過對數(shù)據(jù)選擇器的控制，令輸出端On是輸出組合邏輯電路還是時序邏輯電路。輸出組合邏輯電路。輸出時序邏輯電路。F3F2F1F0控制功能，利用數(shù)據(jù)選擇器對不同的時鐘進(jìn)行選擇，利用復(fù)位功能對D觸發(fā)器進(jìn)行局部復(fù)位(即只是對本GLB利用乘積項復(fù)位)或整片PLD復(fù)位(利用全局復(fù)位)。(4)GLB的4種連接模式在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入0123141516174457MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)以下電路是GLB的標(biāo)準(zhǔn)配置，但通過編程，還可以把GLB連接為4種模式。(4)通用邏輯模塊(GLB)的4種連接模式F3F2F1F0(4)通用邏輯模塊(GLB)的4種連接模式·高速旁路模式在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入0123141516174457MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)高速旁路模式高速旁路模式中Fn越過了乘積項共享編程陣列，直接與OLMC相接，減少了傳輸延遲時間。F3F2F1F0(4)通用邏輯模塊(GLB)的4種連接模式·異或邏輯模式在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入0123141516174357MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)異或邏輯模式：在乘積項共享編程陣列和OLMC間串入了異或門，異或門的一個輸入來自Fn，另一個來自與邏輯陣列的乘積項。F3F2F1F0異或邏輯模式(4)通用邏輯模塊(GLB)的4種連接模式·單項乘積模式在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入012314151617MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)單乘積項模式：OLMC的輸入取自與邏輯陣列的一個單乘積項，這種結(jié)構(gòu)模式可以獲得最快的信號傳輸速度。F3F2F1F0單乘積項模式(4)通用邏輯模塊(GLB)的4種連接模式·多重混合模式在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入01231415161747MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)43最后一個模式為多重模式亦稱為混合模式，即一個GLB中可以同時有上述幾種組態(tài)。如下圖所示就是一個多重模式。F3F2F1F0舉例：

O3=F3，4乘積項輸出(4)通用邏輯模塊(GLB)的4種連接模式在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入01231415161747MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)43O3=F3輸出4個乘積項相或例：如下圖所示是一個經(jīng)過編程后的混合模式的OLMC，分析各On的輸出。F3F2F1F0(4)通用邏輯模塊(GLB)的4種連接模式O2=F2+F1，7乘積項再異或輸出在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入01231415161747MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)43

F2+F1后(共有七個乘積項)再異或輸出至O2。例：如下圖所示是一個經(jīng)過編程后的混合模式的OLMC，分析各On的輸出。F3F2F1F0F2(4)通用邏輯模塊(GLB)的4種連接模式O1=F1，單乘積項輸出在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入01231415161747MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)43O1=單個乘積項輸出。例：如下圖所示是一個經(jīng)過編程后的混合模式的OLMC，分析各On的輸出。F3F1F0(4)通用邏輯模塊(GLB)的4種連接模式O0=F2+F1+F0，14乘積項輸出在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完來自全局布線區(qū)來自專用輸入01231415161747MUXMUXCLK0CLK1CLK2乘積項時鐘DQDQDQDQMUXMUXMUXMUX乘積項復(fù)位全局復(fù)位O3O2O1O0至全局布線區(qū)和輸出布線區(qū)43

O0=F2+F1+F0共有14項相或后輸出。經(jīng)分析知：具有不同組態(tài)

的模式增加了GLB組態(tài)的靈活性和多樣性。例：如下圖所示是一個經(jīng)過編程后的混合模式的OLMC，分析各On的輸出。F3F2F1F0(2)ispLSI1032電路結(jié)構(gòu)分布框圖(部分)IOC電路結(jié)構(gòu)的引入在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)全局布線區(qū)(GRP)C7C6C5C4C3C2C1C0A0A1A2A3A4A5A6A7可編程輸出布線區(qū)(ORP)可編程輸出布線區(qū)(ORP)時鐘分配網(wǎng)絡(luò)N5N4I/O32—I/O47I/O0—I/O15N0N1CLK0CLK1CLK2IOCLK0IOCLK1YYYY0123本頁完了解輸入/輸出單元(IOC)的電路結(jié)構(gòu)。輸入/輸出單元，每格代表一個單元，簡稱IOC。IOC單元是ISP外部封裝引腳和內(nèi)部邏輯間的接口，每個I/O單元對應(yīng)一個封裝引腳，對于ispLSI1032來說，有64個I/O口，對應(yīng)有64個引腳，對它進(jìn)行編程，可將引腳定義為輸入、輸出和雙向功能。(5)IOC的電路結(jié)構(gòu)在系統(tǒng)可編程邏輯器件(ISP—PLD)IOC單元有輸入和輸出兩條信號通路。繼續(xù)本頁完(5)輸入/輸出單元(IOC)的電路結(jié)構(gòu)MUX

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6DQR/LMUX

3VCC自輸出布線區(qū)自O(shè)EMUX自輸出布線區(qū)旁路通道至全局布線區(qū)IOCLK0IOCLK1自全局復(fù)位I/O有源上位OE12345678IOCLK9ResetPin輸出通路輸入通路MUX

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3VCC自輸出布線區(qū)自O(shè)EMUX自輸出布線區(qū)旁路通道至全局布線區(qū)IOCLK0IOCLK1自全局復(fù)位I/O有源上位OE12345678IOCLK9ResetPin(5)輸入/輸出單元(IOC)的電路結(jié)構(gòu)·對可編程單元1、2編程令OE=1在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完1.對可編程單元1、2編程，MUX1選擇不同的通道控制OE的輸出，令三態(tài)緩沖器導(dǎo)通或高阻。OE=1時，三態(tài)緩沖器導(dǎo)通，IOC作輸出用。1輸出通路MUX

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3VCC自輸出布線區(qū)自O(shè)EMUX自輸出布線區(qū)旁路通道至全局布線區(qū)IOCLK0IOCLK1自全局復(fù)位I/O有源上位OE12345678IOCLK9ResetPin(5)輸入/輸出單元(IOC)的電路結(jié)構(gòu)·對可編程單元3、4編程在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完2.對可編程單元3編程，控制MUX2的輸出來源。13.對可編程單元4編程，控制MUX3輸出的極性。MUX

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3VCC自輸出布線區(qū)自O(shè)EMUX自輸出布線區(qū)旁路通道至全局布線區(qū)IOCLK0IOCLK1自全局復(fù)位I/O有源上位OE12345678IOCLK9ResetPin(5)輸入/輸出單元(IOC)的電路結(jié)構(gòu)·對可編程單元1、2編程令OE=0在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完4.對可編程單元1、2編程，令OE=0時，此三態(tài)緩沖器高阻。0輸入通路MUX

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3VCC自輸出布線區(qū)自O(shè)EMUX自輸出布線區(qū)旁路通道至全局布線區(qū)IOCLK0IOCLK1自全局復(fù)位I/O有源上位OE12345678IOCLK9ResetPin(5)輸入/輸出單元(IOC)的電路結(jié)構(gòu)·對可編程單元5、6編程在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完6.對可編程單元6編程，當(dāng)R/L=0時D觸發(fā)器是做鎖存器；R/L=1時D觸發(fā)器是邊沿觸發(fā)器。4.對可編程單元1、2編程，令OE=0時，此三態(tài)緩沖器高阻。5.對可編程單元5編程，令輸入信號是直接經(jīng)MUX4至全局布線區(qū)還是先經(jīng)D觸發(fā)器后再至全局布線區(qū)。MUX

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3VCC自輸出布線區(qū)自O(shè)EMUX自輸出布線區(qū)旁路通道至全局布線區(qū)IOCLK0IOCLK1自全局復(fù)位I/O有源上位OE12345678IOCLK9ResetPin(5)輸入/輸出單元(IOC)的電路結(jié)構(gòu)·對可編程單元5、6編程在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完7.對可編程單元7編程，令MUX5選擇時鐘來源。8.對可編程單元8編程，令MUX6選擇時鐘極性。(2)ispLSI1032電路結(jié)構(gòu)分布框圖(部分)ORP電路結(jié)構(gòu)的引入在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)全局布線區(qū)(GRP)C7C6C5C4C3C2C1C0A0A1A2A3A4A5A6A7可編程輸出布線區(qū)(ORP)時鐘分配網(wǎng)絡(luò)N5N4I/O32—I/O47I/O0—I/O15N0N1CLK0CLK1CLK2IOCLK0IOCLK1YYYY0123本頁完輸入/輸出單元，每格代表一個單元，簡稱IOC?？删幊梯敵霾季€區(qū)(ORP)了解可編程輸出布線區(qū)(ORP)。(6)輸出布線區(qū)(ORP)的結(jié)構(gòu)16(6)輸出布線(ORP)在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完通用邏輯塊GLBA00123A10123A20123A30123A40123A50123A60123A70123I/O

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15輸出布線區(qū)，每個GLB的四個輸出端均可以對16線編程。輸出布線區(qū)的16線分別與16個I/O口相連，作輸出數(shù)據(jù)用。I/O單元輸入到GRP16個I/O口輸入的數(shù)據(jù)與總線相連。輸入總線16(6)輸出布線區(qū)(ORP)的結(jié)構(gòu)舉例一在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O單元輸入到GRP輸入總線輸出布線區(qū)(ORP)的編程非常靈活，經(jīng)過適當(dāng)?shù)木幊?，可以使GLB與I/O口進(jìn)行多種方式相連。例如把這一列全部編程接通。

A0的O3輸出口同時選擇了IO3、IO7、IO11和IO15輸出數(shù)據(jù)。16(6)輸出布線區(qū)(ORP)的結(jié)構(gòu)舉例二在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O單元輸入到GRP輸入總線

A0的四個輸出分別選擇IO0、IO1、IO2和IO3輸出數(shù)據(jù)。輸出布線區(qū)(ORP)的編程非常靈活，經(jīng)過適當(dāng)?shù)木幊?，可以使GLB與I/O口進(jìn)行多種方式相連。例如把這四行全部編程接通。16(6)輸出布線區(qū)(ORP)的結(jié)構(gòu)舉例三在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O單元輸入到GRP輸入總線

A1的O0、O1和O2分別選擇IO4、IO13和IO10輸出數(shù)據(jù)。輸出布線區(qū)(ORP)的編程非常靈活，經(jīng)過適當(dāng)?shù)木幊?，可以使GLB與I/O口進(jìn)行多種方式相連。例如把這三個編程單元接通。16(6)輸出布線區(qū)(ORP)的結(jié)構(gòu)本內(nèi)容結(jié)束頁在系統(tǒng)可編程邏輯器件(ISP—PLD)繼續(xù)本頁完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O單元輸入到GRP輸入總線輸出布線區(qū)(ORP)的編程非常靈活，經(jīng)過適當(dāng)?shù)木幊蹋梢允笹LB與I/O口進(jìn)行多種方式相連。例如把這三個編程單元接通。