數(shù)字電子技術(shù)第二章門電路

數(shù)字電子技術(shù)第二章門電路第1頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月一、門電路的概念實(shí)現(xiàn)基本邏輯運(yùn)算和常用復(fù)合邏輯運(yùn)算的電子電路與或非與非或非異或與或非概述與門或門非門與非門或非門異或門與或非門第2頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月二、邏輯變量與兩狀態(tài)開(kāi)關(guān)低電平高電平斷開(kāi)閉合高電平3V低電平0V二值邏輯:所有邏輯變量只有兩種取值(1或0)。數(shù)字電路:通過(guò)電子開(kāi)關(guān)S的兩種狀態(tài)(開(kāi)或關(guān))獲得高、低電平，用來(lái)表示1或0。3V3V邏輯狀態(tài)1001S可由二極管、三極管或MOS管實(shí)現(xiàn)第3頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月三、高、低電平與正、負(fù)邏輯負(fù)邏輯正邏輯0V5V2.4V0.8V高電平和低電平是兩個(gè)不同的可以截然區(qū)別開(kāi)來(lái)的電壓范圍。010V5V2.4V0.8V10第4頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月四、分立元件門電路和集成門電路①

分立元件門電路：用分立的元器件和導(dǎo)線連接起來(lái)構(gòu)成的門電路。②

集成門電路：把構(gòu)成門電路的元器件和連線，都制作在一塊半導(dǎo)體芯片上，再封裝起來(lái)。常用：CMOS和

TTL

集成門電路第5頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月五、數(shù)字集成電路的集成度一塊芯片中含有等效邏輯門或元器件的個(gè)數(shù)小規(guī)模集成電路SSI(SmallScaleIntegration)<10門/片或<100元器件/片中規(guī)模集成電路MSI(MediumScaleIntegration)10~99門/片或100~999元器件/片大規(guī)模集成電路LSI

(LargeScaleIntegration)

100~9999門/片或1000~99999元器件/片超大規(guī)模集成電路VLSI(VeryLargeScaleIntegration)>10000門/片或>100000元器件/片第6頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月uYuAuBR0D2D1+VCC+10V2.2分立元器件門電路2.2.1二極管與門和或門一、二極管與門3V0V符號(hào):與門（ANDgate)ABY&0V0VUD=0.7V0V3V3V0V3V3V真值表ABY000110110001Y=AB電壓關(guān)系表uA/VuB/VuY/VD1D200033033導(dǎo)通導(dǎo)通0.7導(dǎo)通截止0.7截止導(dǎo)通0.7導(dǎo)通導(dǎo)通3.7第7頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月二、二極管或門uY/V3V0V符號(hào):或門（ORgate)ABY≥10V0VUD=0.7V0V3V3V0V3V3VuYuAuBROD2D1-VSS-10V真值表ABY000110110111電壓關(guān)系表uA/VuB/VD1D200033033導(dǎo)通導(dǎo)通-0.7截止導(dǎo)通2.3導(dǎo)通截止2.3導(dǎo)通導(dǎo)通2.3Y=A+B第8頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月一、半導(dǎo)體三極管非門T截止T導(dǎo)通2.2.2三極管非門（反相器）飽和導(dǎo)通條件:+VCC+5V1kRcRbT+-+-uIuO4.3kβ

=30iBiCT飽和因?yàn)樗缘?頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月電壓關(guān)系表uI/VuO/V0550.3真值表0110AY符號(hào)函數(shù)式+VCC+5V1kRcRbT+-+-uIuO4.3kβ

=30iBiC三極管非門:AY1AY第10頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月2.4TTL集成門電路（Transistor—TransistorLogic）第11頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月2.4.1TTL反相器一、電路組成及工作原理+VCC(5V)R1uIuo4kAD1T1T2T3T4DR21.6kR31kR4130Y輸入級(jí)中間級(jí)輸出級(jí)D1—保護(hù)二極管防止輸入電壓過(guò)低。當(dāng)uI<-0.5~-0.7V時(shí)，D1導(dǎo)通，uI被鉗制在-0.5~-0.7V，不可能繼續(xù)下降。1.電路組成因?yàn)镈1只起保護(hù)作用，不參加邏輯判斷，為了便于分析，今后在有些電路中將省去。第12頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月2.工作原理+VCC(5V)R1uIuo4kAT1T2T3T4DR21.6kR31kR4130Y0VT1的基極電壓無(wú)法使T2和T4的發(fā)射結(jié)導(dǎo)通T1深度飽和T2、T4截止，iC1=0RL拉電流T3、D

導(dǎo)通0V3.6V0V0.7V0V負(fù)載的等效電阻iC15V因?yàn)樗詣t①第13頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月+VCC(5V)R1uIuo4kAT1T2T3T4DR21.6kR31kR4130Y2.工作原理ebc因?yàn)?uE>uB>uC，即發(fā)射結(jié)反偏集電結(jié)正偏iii=βiib=(1+βi)ib4.3Vce3.6V1.4V0.7V2.1V②T1倒置放大狀態(tài)T2飽和，T3、D均截止T4飽和導(dǎo)通uO=UCES4≤0.3V1V0.3V0.3uI/VuO/V03.63.60.3則所以第14頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月輸入短路電流IIS二、靜態(tài)特性1.輸入特性(1)

輸入伏安特性：1iI+VCC+5VuI+-uoT1iIuI+-be2be4+VCC+5VR14kIV/uImA/i012-1ISIILIUILUIHIHI低電平輸入電流IIL

高電平輸入電流或輸入端漏電流IIH第15頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月即：當(dāng)Ri為2.5k以上電阻時(shí)，輸入由低電平變?yōu)楦唠娖?2)輸入端負(fù)載特性：1+VCC+5VuI+-uoRiT1iB1uI+-be2be4+VCC+5VR14kRiRi/026412uI/VT2、T4飽和導(dǎo)通Ri=Ron

—開(kāi)門電阻（2.5k?）RonT2、T4截止Ri=

Roff—關(guān)門電阻（<0.7k）即：當(dāng)Ri為0.7k

以下電阻時(shí),輸入端相當(dāng)于低電平。Roff0.7V1.4V第16頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月2.輸出特性u(píng)O1+VCC+5VuI+-+-iOuO/ViO/mA0102030-10-20-30123在輸出為低電平條件下，帶灌電流負(fù)載能力IOL可達(dá)16mA0.3V受功耗限制，帶拉電流負(fù)載能力IOH可一般為

-400A3.6V

注意：輸出短路電流IOS可達(dá)-33mA，將造成器件過(guò)熱燒毀，故門電路輸出端不能接地?。?！第17頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月3.電壓傳輸特性1+VCC+5VuI+-uO+-AB0uO/VuI/V12341234AB段：uI<0.5V

，uB1<1.3V

，T2、T4截止，T3、D導(dǎo)通。截止區(qū)3.6VBC段：T2開(kāi)始導(dǎo)通(放大區(qū))，T4仍截止。C線性區(qū)D轉(zhuǎn)折區(qū)E飽和區(qū)0.3VCD段：反相器的閾值電壓(或門檻電壓)DE段：uI>1.4V

，T2、T4飽和導(dǎo)通，T3、D截止。uO=UOL≤0.3V閾值電壓（1）特性曲線分析：第18頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月（2）輸入端噪聲容限uIuO1G1G21輸出高電平典型值=3.6V輸出低電平典型值=0.3V輸入高電平典型值=3.6V輸入低電平典型值=0.3VUNH

—允許疊加的負(fù)向噪聲電壓的最大值G2輸入高電平時(shí)的噪聲容限：UNL

—允許疊加的正向噪聲電壓的最大值G2輸入低電平時(shí)的噪聲容限：第19頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月三、動(dòng)態(tài)特性傳輸延遲時(shí)間1uIuO50%Uom50%UimtuI0tuO0UimUomtPHL

—輸出電壓由高到低時(shí)的傳輸延遲時(shí)間。tpd—平均傳輸延遲時(shí)間tPLH

—輸出電壓由低到高時(shí)的傳輸延遲時(shí)間。tPHLtPLH典型值：tPHL=8ns,tPLH=12ns最大值：tPHL=15ns,tPLH=22ns第20頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月+VCC+5VR14kAD2T1T2T3T4DR21.6kR31kR4130Y輸入級(jí)中間級(jí)輸出級(jí)D1BT1—多發(fā)射極三極管e1e2bc等效電路：1.A、B只要有一個(gè)為00.3V1VT2、T4截止5VT3、D

導(dǎo)通3.6V2.4.2TTL與非門和其它邏輯門電路一、TTL與非門2.A、B均為1理論：實(shí)際：T2、T4導(dǎo)通T3、D

截止uO=UCES4≤0.3V3.6V3.6V0.7V1V0.3V4.3V+VCC+5V4kAD2T1T2T3T4D1.6k1k130Y輸入級(jí)中間級(jí)輸出級(jí)D1BR1R2R3R43.6V3.6V4.3V2.1VRL+VCC0.7V1V0.3V整理結(jié)果：1110ABY00011011與非門AB&第21頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月二、TTL或非門iB1+VCC+5VR1AD1T1T2T3T4DR2R3R4YR1BD1T1T2iB1輸入級(jí)中間級(jí)輸出級(jí)1.A、B只要有一個(gè)為1T2、T4飽和T3、D

截止uO=0.3V，Y=05V2.1V1V1V1V0.3V3.6V2.A、B均為0iB1、iB1分別流入T1、T1

的發(fā)射極T2、T2均截止則T4截止T3、D

導(dǎo)通3.6V0.3V0.3V0.3V整理結(jié)果：1000ABY00011011或非門AB≥1其它邏輯門原理相似。第22頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月2.4.3TTL集電極開(kāi)路門和三態(tài)門一、集電極開(kāi)路門—OC門(OpenCollectorGate)+VCC+5VR1AD2T1T2T4R2R3YD1B1.電路組成及符號(hào)：+VCCRC外接YAB&+VCCRCOC門必須外接負(fù)載電阻和電源才能正常工作。2.OC門的主要特點(diǎn)：可以線與連接VCC根據(jù)電路需要進(jìn)行選擇第23頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月線與連接舉例：+VCCAT1T2T4Y1B+VCCCT1T2T4Y2D+VCCRC+VCCRCY1AB&G1Y2CD&G2線與YY注意：只有OC門才能實(shí)現(xiàn)線與。普通TTL門輸出端不能并聯(lián)，否則可能損壞器件。第24頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月二、輸出三態(tài)門–TSL門(Three-StateLogic)(1)電路組成1.電路組成及其工作原理+VCC+5VR1AT1T2T3T4DR2R3R4YB1D3使能端②使能端高電平有效1ENYA&BENYA&BENEN①使能端低電平有效第25頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月以使能端低電平有效為例：（2）工作原理PQP=1（高電平）電路處于正常工作狀態(tài)：D3

截止，（Y=0或1）+VCC+5VR1AT1T2T3T4DR2R3R4YB1D3P=0(低電平)D3

導(dǎo)通

T2

、T4截止uQ≤1VT3、D截止輸出端與上、下均斷開(kāi)—高阻態(tài)，記做

Y=Z使能端可能輸出狀態(tài)：0、1或高阻態(tài)第26頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月2.應(yīng)用舉例：(1)用做多路開(kāi)關(guān)YA11EN1ENA21G1G2使能端10禁止使能01使能禁止第27頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月禁止使能A11EN1ENA21G1G201(2)用于信號(hào)雙向傳輸10使能禁止2.應(yīng)用舉例：第28頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月2.應(yīng)用舉例：(3)構(gòu)成數(shù)據(jù)總線EN1EN1EN1…G1G2GnA1A2An數(shù)據(jù)總線注意：任何時(shí)刻，只允許一個(gè)三態(tài)門使能，其余為高阻態(tài)。011…101…110…第29頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月補(bǔ)充1.

TTL集成邏輯門的使用要點(diǎn)(1)電源電壓用+5V，74系列應(yīng)滿足5V5%。(2)輸出端的連接

普通TTL門輸出端不允許直接并聯(lián)使用。

三態(tài)輸出門的輸出端可并聯(lián)使用，但同一時(shí)刻只能有一個(gè)門工作，其他門輸出處于高阻狀態(tài)。集電極開(kāi)路門輸出端可并聯(lián)使用，但公共輸出端和電源VCC之間應(yīng)接負(fù)載電阻RL。輸出端不允許直接接電源VCC或直接接地。輸出電流應(yīng)小于產(chǎn)品手冊(cè)上規(guī)定的最大值。第30頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月補(bǔ)充2.多余輸入端的處理與門和與非門的多余輸入端接邏輯1或者與有用輸入端并接。接

VCC通過(guò)1~10k電阻接

VCC與有用輸入端并接TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平，做實(shí)驗(yàn)時(shí)與門和與非門等的多余輸入端可懸空，但使用中多余輸入端一般不懸空，以防止干擾。第31頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月或門和或非門的多余輸入端接邏輯0或者與有用輸入端并接第32頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月[例]欲用下列電路實(shí)現(xiàn)非運(yùn)算，試改錯(cuò)。(ROFF700，RON2.1k)第33頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月解：OC門輸出端需外接上拉電阻RC5.1kΩY=1Y=0RI>RON，相應(yīng)輸入端為高電平。510ΩRI<ROFF，相應(yīng)輸入端為低電平。第34頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月第二章

小結(jié)一、半導(dǎo)體二極管、三極管和MOS管是數(shù)字電路中的基本開(kāi)關(guān)元件，一般都工作在開(kāi)關(guān)狀態(tài)。1.半導(dǎo)體二極管：是不可控的，利用其開(kāi)關(guān)特性可構(gòu)成二極管與門和或門。2.半導(dǎo)體三極管：是一種用電流控制且具有放大特性的開(kāi)關(guān)元件，利用三極管的飽和導(dǎo)通與截止特性可構(gòu)成非門和其它TTL

集成門電路。3.MOS管：是一種具有放大特性的由電壓控制的開(kāi)關(guān)元件，利用N溝道MOS管和P溝道MOS管可構(gòu)成CMOS

反相器和其它CMOS集成門電路。第35頁(yè)，課件共40頁(yè)，創(chuàng)作于2023年2月二、分立元件門電路主要介紹了由半導(dǎo)體二極管、三極管和MOS管構(gòu)成的與門、或門和非門。

雖然，分立元件門電路不是本章的重點(diǎn)，但是通過(guò)對(duì)這些電路的分析，可以體會(huì)到與、或、非三種最基本的邏輯運(yùn)算，是如何用半導(dǎo)體電子電路實(shí)現(xiàn)的，這將有助于后面集成門電路的學(xué)習(xí)。第36頁(yè)，課