微型計(jì)算機(jī)系統(tǒng)與接口CH6-1

第6章存儲(chǔ)器系統(tǒng)和存儲(chǔ)管理微計(jì)算機(jī)的存儲(chǔ)器系統(tǒng)Pentium的cache組織存儲(chǔ)管理6.1 微計(jì)算機(jī)的存儲(chǔ)器系統(tǒng)半導(dǎo)體存儲(chǔ)器微型計(jì)算機(jī)的存儲(chǔ)器組織微型計(jì)算機(jī)的存儲(chǔ)器組織6.1.1半導(dǎo)體存儲(chǔ)器

1、存儲(chǔ)器的分類只讀存儲(chǔ)器掩膜ROMPROM〔ProgrammableROM〕EPROM〔ErasableProgrammableROM〕EEPROM〔ElectricallyErasableProgrammableROM〕閃速存儲(chǔ)器〔FlashMemory〕1、存儲(chǔ)器的分類隨機(jī)存儲(chǔ)器SRAM〔StaticRAM〕DRAM〔DynamicRAM〕SDRAM〔SynchronousDRAM〕DDRSDRAM〔DoubleDataRataSDRAM〕2、存儲(chǔ)器件的外部邏輯特性以及與微處理器的接口EPROM與SRAM芯片的外部邏輯特性2、存儲(chǔ)器件的外部邏輯特性以及與微處理器的接口EPROM與SRAM芯片的外部邏輯特性2、存儲(chǔ)器件的外部邏輯特性以及與微處理器的接口方式CE#OE#PGM#Vpp（V）Vcc（V）O7~O0讀出VILVILVIHVcc5.0DOUT編程VILVIHVIL12.756.25DIN編程校驗(yàn)VILVILVIH12.756.25DOUT編程禁止VIHxx12.756.25高阻表6-127128的操作方式2、存儲(chǔ)器件的外部邏輯特性以及與微處理器的接口EPROM與SRAM芯片的外部邏輯特性2、存儲(chǔ)器件的外部邏輯特性以及與微處理器的接口EPROM與SRAM芯片的外部邏輯特性表6-262256的操作方式CS#OE#WE#方式O7~O0讀VILVILVIH讀DOUT寫VILxVIL寫DIN編程校驗(yàn)VILVIHVIH輸出禁止高阻狀態(tài)編程禁止VIHxx不選擇圖6-4一個(gè)具有64KBEPROM和128KBSRAM的8086存儲(chǔ)器系統(tǒng)6.1.2微型計(jì)算機(jī)的存儲(chǔ)器組織存放器高速緩存〔L1、L2…)主存儲(chǔ)器 DRAM磁盤光盤、磁帶微型計(jì)算機(jī)的存儲(chǔ)器組織1、Cache原理和Cache的映射2、替換算法最近最少使用LRU先進(jìn)先出FIFO最不經(jīng)常使用LFU隨機(jī)替換3、寫策略寫通過〔writethrough〕回寫〔writeback〕4、Cache組織5、數(shù)據(jù)的一致性——MESI協(xié)議修改、互斥、共享、無效Cache根本概念回憶

1、Cache原理和Cache的映射直接映射

相聯(lián)映射組相聯(lián)映射高速緩存技術(shù)將高速的小容量的靜態(tài)存儲(chǔ)器Cache和大容量的動(dòng)態(tài)主存儲(chǔ)器連接在一起，在Cache當(dāng)中存放主存中內(nèi)容的副本，主存到Cache形成地址的影射。處理器可以以最快的速度直接訪問Cache，而可訪問的范圍卻是價(jià)格低廉的大容量的主存儲(chǔ)器空間。1、Cache原理和Cache的映射直接映射：把主存的每塊分別映射到某一個(gè)固定的Cache行中Cache行號(hào)〔余數(shù)〕=主存塊號(hào)modCache行數(shù)重復(fù)引用兩個(gè)映射到同一行中且來自不同塊的字，命中率降低！16M字節(jié)4M塊64K字節(jié)16K行256個(gè)主存塊對(duì)應(yīng)一個(gè)Cache行

1、Cache原理和Cache的映射相聯(lián)映射：允許每個(gè)主存塊裝入Cache的任意一行，主存塊在Cache各行中的存放是無序的。標(biāo)記域是標(biāo)識(shí)主存塊唯一標(biāo)志。檢查Cache行標(biāo)記的電路復(fù)雜!1、Cache原理和Cache的映射組相聯(lián)映射：直接、相聯(lián)映射的結(jié)合將Cache分為m個(gè)大小相等的組，每組r’行，主存中共有s個(gè)數(shù)據(jù)塊，每s/r’個(gè)數(shù)據(jù)塊可以分別裝入某一相同行號(hào)的m個(gè)Cache行中。既防止了由于主存塊映射固定Cache行引起的Cache命中率低的缺乏；又減少了標(biāo)記位的長度，降低了比較電路的復(fù)雜性。當(dāng)m為1時(shí)，組相聯(lián)影射就蛻變?yōu)橹苯佑成洌?dāng)r’為1時(shí)，實(shí)際上就是相聯(lián)映射。直接映射和相聯(lián)映射是組相聯(lián)映射的特例。1、Cache原理和Cache的映射組相聯(lián)映射：直接、相聯(lián)映射的結(jié)合3、寫策略

當(dāng)某個(gè)處理器本地Cache中的字被修改，那么主存和其他Cache中相關(guān)的字都將是無效的。為了保持Cache和主存儲(chǔ)器中數(shù)據(jù)一致，采取了相應(yīng)的寫策略寫直達(dá)〔寫通過，writethrough〕寫操作對(duì)Cache和主存儲(chǔ)器同時(shí)進(jìn)行，從而保證主存儲(chǔ)器數(shù)據(jù)的有效性。缺點(diǎn)是產(chǎn)生大量的寫存儲(chǔ)器操作，使系統(tǒng)效率降低。3、寫策略

寫回〔writeback〕寫操作只對(duì)Cache進(jìn)行，對(duì)寫入行設(shè)置修改標(biāo)志。當(dāng)某一個(gè)數(shù)據(jù)塊要被替換時(shí)，只有他的修改標(biāo)志被置位時(shí)，才將他回寫到主存儲(chǔ)器。在這塊數(shù)據(jù)被替換之前，相應(yīng)主存儲(chǔ)器單元的數(shù)據(jù)是過時(shí)的。缺點(diǎn)是，使得局部存儲(chǔ)器的數(shù)據(jù)暫時(shí)是無效的。于是，I/O模塊的訪問只允許通過Cache進(jìn)行，使電路復(fù)雜化。3、寫策略

“寫直達(dá)〞方法當(dāng)中，寫主存的開銷發(fā)生在每次寫Cache時(shí)。而“寫回〞法使寫主存的開銷發(fā)生在Cache塊失效時(shí)。實(shí)驗(yàn)統(tǒng)計(jì)，寫回法與主存的通信量是寫直達(dá)法的十幾分之一。實(shí)際系統(tǒng)中，通常同時(shí)使用這兩種寫策略，使它們?cè)诓煌那闆r下互相補(bǔ)充，在修改數(shù)據(jù)時(shí)保持存儲(chǔ)器數(shù)據(jù)的一致性。5、數(shù)據(jù)的一致性——MESI協(xié)議MESICache一致性模型提供了一種跟蹤存儲(chǔ)器數(shù)據(jù)變化的方法，這種方法保證了一個(gè)Cache行數(shù)據(jù)更新以后，能夠和所有與它的地址有關(guān)聯(lián)的存儲(chǔ)單元保持?jǐn)?shù)據(jù)的一致。MESI協(xié)議將數(shù)據(jù)變化定義為4種狀態(tài)：修改〔Modified〕、獨(dú)占〔Exclusive〕、共享〔Shared〕、無效〔Invalid〕5、數(shù)據(jù)的一致性——MESI協(xié)議修改〔Modified〕：由于寫Cache命中引起Cache行數(shù)據(jù)的更新，該狀態(tài)提醒Cache子系統(tǒng)去監(jiān)聽系統(tǒng)總線。當(dāng)Cache檢測(cè)到監(jiān)聽命中這一修改行時(shí)，必須將修改行的數(shù)據(jù)寫回存儲(chǔ)器；獨(dú)占〔Exclusive〕：指出這個(gè)Cache單獨(dú)保存了目標(biāo)存儲(chǔ)器的副本，且沒有任何其它Cache也保存了這個(gè)存儲(chǔ)器行的副本，表示該Cache行數(shù)據(jù)可以更新共享〔Shared〕：指出這行數(shù)據(jù)可能存在于幾個(gè)Cache當(dāng)中，在每個(gè)相關(guān)的Cache行和存儲(chǔ)器行里都存放了這行數(shù)據(jù)的副本；無效〔Invalid〕：復(fù)位以后的無效狀態(tài)，指示存儲(chǔ)器這一目標(biāo)行在Cache中不存在；或目標(biāo)存儲(chǔ)器單元數(shù)據(jù)已被其他總線主修改，Cache中的副本是已過時(shí)的數(shù)據(jù)。6.2Pentium的Cache組織概述Pentium內(nèi)部的數(shù)據(jù)Cache結(jié)構(gòu)Pentium的數(shù)據(jù)Cache訪問和總線猝發(fā)周期6.2.1概述

1、PentiumCPU和存儲(chǔ)器2、PentiumCache組織原那么Cache的映射——兩路組相聯(lián)替換算法——最近最少使用LRU寫策略——WRITETHROUGH WRITRBACK數(shù)據(jù)的一致性——MESI協(xié)議6.2.2Pentium內(nèi)部數(shù)據(jù)Cache結(jié)構(gòu)Cache分為0路和1路，每路是4K字節(jié)，與主存頁面大小相同。每路各包含128個(gè)Cache行，每行32字節(jié)；各有一個(gè)128個(gè)目錄項(xiàng)的目錄。目錄項(xiàng)包含20位〔4G/4K=1M頁〕的標(biāo)記域、1位校驗(yàn)域和2位狀態(tài)域每當(dāng)從主存讀出一行數(shù)據(jù)進(jìn)行Cache行替換時(shí)，數(shù)據(jù)總是被裝在與主存頁中行序號(hào)相同的Cache行當(dāng)中。主存頁面地址同時(shí)被記錄在相同序號(hào)的目錄項(xiàng)中。目錄有三個(gè)可以同步訪問的端口。端口包括三個(gè)局部，20位的標(biāo)記域記錄了目標(biāo)存儲(chǔ)器高位地址A31~A12〔哪一頁〕；7位的行域記錄了目標(biāo)存儲(chǔ)器次7位地址A11~A5〔存儲(chǔ)器頁及Cache中的哪一行〕；最低2位是雙字域，指示了目標(biāo)存儲(chǔ)器A4~A2三位地址，〔雙字在行中的哪一排〔bank〕〕，即cache行中的位置。有一個(gè)128位的LRU標(biāo)志，每位對(duì)應(yīng)2個(gè)序號(hào)相同的目錄項(xiàng)。LRU標(biāo)志位記錄了2個(gè)同序號(hào)行中最近最少使用行所在路的序號(hào)。6.2.2Pentium

內(nèi)部數(shù)據(jù)

Cache結(jié)構(gòu)6.2.3Pentium數(shù)據(jù)Cache訪問和猝發(fā)的總線周期1、內(nèi)部Cache命中〔L1Cache訪問〕2、內(nèi)部Cache不命中〔請(qǐng)求L2Cache訪問〕3、L2Cache命中〔L2Cache訪問〕4、L2Cache不命中〔主存儲(chǔ)器訪問〕

5、U、V流水線L2Cache命中—流水線讀MOVAX，[1056h]〔U〕；MOVEAX，[0054h]〔U〕MOVBX，[108Ch]〔V〕；MOVEBX，[008Ch]〔V〕6.2.3Pentium的數(shù)據(jù)Cache訪問和猝發(fā)的總線周期1、內(nèi)部Cache命中例：MOVAX，[1056h]〔U〕MOVBX，[108Ch]〔V〕數(shù)據(jù)段起始地址002A0000h當(dāng)前Cache目錄狀態(tài)A31~A12002A1A11~A502A4~A2500000000001010100001000001010110A31~A12002A1A11~A504A4~A2300000000001010100001000010001100

2、內(nèi)部Cache不命中例：MOVEAX，[0054h]〔U〕MOVEBX，[008Ch]〔V〕數(shù)據(jù)段起始地址00000000h當(dāng)前Cache目錄狀態(tài)A31~A1200000A11~A502A4~A2500000000000000000000000001010100A31~A1200000A11~A54A4~A23000000000000000000000000100011002、內(nèi)部Cache

不命中

內(nèi)部Cache狀態(tài)3、U-pipeL2cache命中(00000054h~00000057h)3、U-pipeL2cache命中(00000054h~00000057h)與Cache控制有關(guān)的信號(hào)ADS#〔addressstrobe〕，輸入，地址選通信號(hào)，指出當(dāng)前在總線上出現(xiàn)的地址和總線周期類型定義信號(hào)是有效的。CACHE#，輸出，總線周期定義信號(hào)。用來通知外部存儲(chǔ)器，處理器希望以猝發(fā)方式執(zhí)行一個(gè)行填充操作。KEN#〔cacheability〕，Cache能力，輸入，確定所讀的目標(biāo)地址是否是在能夠進(jìn)行Cache操作的地址空間。KEN#有效，表示該目標(biāo)地址能夠進(jìn)行高速緩存操作。BRDY#〔burstready〕，猝發(fā)操作準(zhǔn)備好，輸入，告訴CPUL2Cache或主存儲(chǔ)器已經(jīng)準(zhǔn)備好猝發(fā)操作。WB/WT#〔write-back/write-through〕，寫回或?qū)懼边_(dá)控制，輸入，用于數(shù)據(jù)Cache的MESI狀態(tài)控制。由L2Cache控制器驅(qū)動(dòng)，當(dāng)WB/WT#為高，Cache行被置為E狀態(tài)，并且指示下一次的寫操作執(zhí)行寫回策略；當(dāng)WB/WT#為低，Cache行被置為S狀態(tài)，指示所有對(duì)外部存儲(chǔ)器的寫操作執(zhí)行寫直達(dá)策略。PCD〔pagecachedisable〕輸出，頁面Cache禁止信號(hào)3、U-pipeL2cache命中(00000054h~00000057h)讀取的順序是：50~57H、58~5FH、40~47H、48~4FH。注意，地址線A3、A4的取值如同觸發(fā)器，除了第一次讀A4、A3指向目標(biāo)地址以外，每讀一次，A3的狀態(tài)“翻轉(zhuǎn)〞一次，每讀兩次，A4的狀態(tài)“翻轉(zhuǎn)〞一次。4、V-pipeL2cache不命中(0000008Ch~0000008Fh〕4、V-pipeL2cache不命中(0000008Ch~0000008Fh〕DRAM的猝發(fā)讀需要2個(gè)T狀態(tài)〔圖5-16〕。在第一個(gè)數(shù)據(jù)周期〔T2〕，BRDY#為無效狀態(tài)，到第二個(gè)數(shù)據(jù)周期，BRDY#、KEN#信號(hào)以及來自存儲(chǔ)器的數(shù)據(jù)才被驅(qū)動(dòng)為有效狀態(tài)。主存控制器將存儲(chǔ)體分為結(jié)構(gòu)相同的兩局部：A排〔bank〕和B排。A和B中每行都是8個(gè)字節(jié)，每次猝發(fā)讀正好讀取8個(gè)字節(jié)。兩排合在一起，每2行對(duì)應(yīng)一個(gè)Cache行。由A4的0和1狀態(tài)分別控制選取兩排存儲(chǔ)體的偶數(shù)行和奇數(shù)行，由A3的0和1分別選擇A排與B排。對(duì)于目標(biāo)地址是0000008CH~0000008FH的雙字，猝發(fā)讀的順序是：88~8FH，80~87H，98~9FH，90~97H。