數(shù)字電路技術(shù)基礎(chǔ)清華大學(xué)出版社

《數(shù)字電子技術(shù)基礎(chǔ)》

電子課件第一章邏輯代數(shù)基礎(chǔ)1.1概述

1.1.1脈沖波形和數(shù)字波形圖1.1.1幾種常見的脈沖波形，圖(a)為矩形波、圖(b)為鋸齒波、圖(c)為尖峰波、圖(d)為階梯波。脈沖信號的參數(shù)

通常規(guī)定：0表示矩形脈沖的低電平；1表示矩形脈沖的高電平，如圖1.1.3波形所示。矩形脈沖數(shù)字表示法1.1.2數(shù)制和碼制一、數(shù)制

①每一位的構(gòu)成

②從低位向高位的進(jìn)位規(guī)則我們常用到的：十進(jìn)制，二進(jìn)制，八進(jìn)制，十六進(jìn)制十進(jìn)制，二進(jìn)制，八進(jìn)制，十六進(jìn)制逢二進(jìn)一逢八進(jìn)一逢十進(jìn)一逢十六進(jìn)一

十進(jìn)制數(shù)325.12用位置計(jì)數(shù)法可以表示為

任意一個(gè)具有n為整數(shù)和m為小數(shù)的二進(jìn)制數(shù)表示為八進(jìn)制有0~7個(gè)數(shù)碼，基數(shù)為8，它的計(jì)數(shù)規(guī)則是“逢八進(jìn)一”。八進(jìn)制一般表達(dá)式為

十六進(jìn)制數(shù)的符號有0、1、2、…、8、9、A、B、C、D、E和F，其中符號0~9與十進(jìn)制符號相同，字母A~F表示10~15。十六進(jìn)制的計(jì)數(shù)規(guī)則“逢十六進(jìn)一”，一般表示形式為

例如：

二、數(shù)制間的轉(zhuǎn)換

各種進(jìn)制轉(zhuǎn)換為十進(jìn)制十進(jìn)制轉(zhuǎn)換為二進(jìn)制所以

二進(jìn)制轉(zhuǎn)換與十六進(jìn)制間的轉(zhuǎn)換十六進(jìn)制轉(zhuǎn)換為二進(jìn)制正好和上述過程相反

三、二進(jìn)制數(shù)算術(shù)運(yùn)算

算術(shù)運(yùn)算 二進(jìn)制數(shù)的0/1可以表示數(shù)量，進(jìn)行 加，減，乘，除…等運(yùn)算二進(jìn)制數(shù)的正、負(fù)號也是用0/1表示的。在定點(diǎn)運(yùn)算中，最高位為符號位（0為正，1為負(fù)）如+89=（01011001）

-89=（11011001）

二進(jìn)制數(shù)的補(bǔ)碼：最高位為符號位（0為正，1為負(fù)）正數(shù)的補(bǔ)碼和它的原碼相同負(fù)數(shù)的補(bǔ)碼=數(shù)值位逐位求反+1

如+5=（00101）

-5=（11011）通過補(bǔ)碼，將減一個(gè)數(shù)用加上該數(shù)的補(bǔ)碼來實(shí)現(xiàn)7–4=37+8=3（舍棄進(jìn)位）4+8=12產(chǎn)生進(jìn)位的模8是-4對模數(shù)12的補(bǔ)碼特別要注意的是，運(yùn)算過程中所有的數(shù)都用補(bǔ)碼表示。1110–0110=1000

（14-6=8）1110+1010=11000 =1000（舍棄進(jìn)位）（14+10=8）0110+1010=241010是-0110對模24（16）

的補(bǔ)碼

16

8

4

12

14

2

6

10

四、BCD碼（BinaryCodedDecimal）

8421BCD碼與十進(jìn)制數(shù)之間的轉(zhuǎn)換是直接按位轉(zhuǎn)換，例如

BCD碼除842l碼外，常用的還有2421碼、余3碼、余3循環(huán)碼、BCD格雷碼等等

1.2基本邏輯函數(shù)及運(yùn)算定律基本概念 邏輯：事物的因果關(guān)系 邏輯運(yùn)算的數(shù)學(xué)基礎(chǔ)：邏輯代數(shù) 在二值邏輯中的變量取值：0/1

邏輯代數(shù)中的變量稱為邏輯變量，用字母A、B、C、…表示。其取值只有0或者l兩種。這里的0和1不代表數(shù)量大小，而表示兩種不同的邏輯狀態(tài)，如，電平的高、低；晶體管的導(dǎo)通、截止；事件的真、假等等。1.2.1邏輯代數(shù)中的三種基本運(yùn)算

與（AND）或（OR）非（NOT）以A=1表示開關(guān)A合上，A=0表示開關(guān)A斷開；

以Y=1表示燈亮，Y=0表示等不亮；

三種電路的因果關(guān)系不同：與條件同時(shí)具備，結(jié)果發(fā)生Y=AANDB=A&B=A·B=ABABY0000100011或條件之一具備，結(jié)果發(fā)生Y=AORB=A+BABY0000110111非條件不具備，結(jié)果發(fā)生

AY0110幾種常用的復(fù)合邏輯運(yùn)算與非 或非 與或非幾種常用的復(fù)合邏輯運(yùn)算異或Y=ABABY0000110110幾種常用的復(fù)合邏輯運(yùn)算同或Y=A⊙BABY0010100011一、運(yùn)算定律1.2.2邏輯代數(shù)的運(yùn)算定律及規(guī)則證明方法：推演真值表用真值表證明的正確性。

二、邏輯代數(shù)的常用公式公式A+AB=AA+AB=A+BAB+AB=AA(A+B)=AAB+AC+BC=AB+ACAB+AC+BCD=AB+ACAAB=AB;AAB=A三、邏輯代數(shù)的基本規(guī)則代入規(guī)則

------在任何一個(gè)包含A的邏輯等式中，若以另外一個(gè)邏輯式代入式中A的位置，則等式依然成立。應(yīng)用舉例：反演規(guī)則

-------對任一邏輯式

變換順序先括號，然后乘，最后加

不屬于單個(gè)變量的上的反號保留不變應(yīng)用舉例：一、邏輯函數(shù)

Y=F(A,B,C,…)------若以邏輯變量為輸入，運(yùn)算結(jié)果為輸出，則輸入變量值確定以后，輸出的取值也隨之而定。輸入/輸出之間是一種函數(shù)關(guān)系。注：①邏輯函數(shù)表達(dá)式的運(yùn)算順序?yàn)橄人憷ㄌ杻?nèi)，后括號外；先算與，后算或；

②非號下面有一個(gè)括號時(shí)，括號可以省去，如可以寫成

1.3邏輯函數(shù)及其表示方法二、邏輯函數(shù)的表示方法真值表邏輯式邏輯圖波形圖卡諾圖計(jì)算機(jī)軟件中的描述方式各種表示方法之間可以相互轉(zhuǎn)換

真值表

由邏輯函數(shù)表達(dá)式轉(zhuǎn)換成真值表時(shí)，將輸入變量取值的所有組合狀態(tài)逐一代入邏輯表達(dá)式求出函數(shù)值，列成表，即可得到真值表。輸入變量ABC….輸出Y1Y2….遍歷所有可能的輸入變量的取值組合輸出對應(yīng)的取值邏輯式將輸入/輸出之間的邏輯關(guān)系用與/或/非的運(yùn)算式表示就得到邏輯式。邏輯圖用邏輯圖形符號表示邏輯運(yùn)算關(guān)系，與邏輯電路的實(shí)現(xiàn)相對應(yīng)。邏輯圖與邏輯函數(shù)表達(dá)式也可以互相轉(zhuǎn)換

a用邏輯圖形符號代替邏輯函數(shù)式中的運(yùn)算符號，就可以畫出邏輯圖了

b根據(jù)邏輯門的連接方式和每個(gè)門的邏輯功能逐級寫出它的表達(dá)式

波形圖

將輸入變量所有取值可能與對應(yīng)輸出按時(shí)間順序排列起來畫成時(shí)間波形。各種表現(xiàn)形式的相互轉(zhuǎn)換：邏輯式真值表【例1.3.1】已知邏輯函數(shù)列出真值表。真值表邏輯式：找出真值表中使Y=1的輸入變量取值組合每組輸入變量取值對應(yīng)一個(gè)乘積項(xiàng)，其中取值為1的寫原變量，取值為0的寫反變量將這些變量相加即得Y把輸入變量取值的所有組合逐個(gè)邏輯式中求出Y，列表【例1.3.2】已知真值表如表1.3.2所示，寫出邏輯函數(shù)式。邏輯圖邏輯式1.用圖形符號代替邏輯式中的邏輯運(yùn)算符邏輯式邏輯圖1.用圖形符號代替邏輯式中的邏輯運(yùn)算符2.從輸入到輸出逐級寫出每個(gè)圖形符號對應(yīng)的邏輯運(yùn)算式。最小項(xiàng)m：m是乘積項(xiàng)包含n個(gè)因子n個(gè)變量均以原變量和反變量的形式在m中出現(xiàn)一次1.3.2邏輯函數(shù)的標(biāo)準(zhǔn)形式：

最小項(xiàng)之和最大項(xiàng)之積

對于n變量函數(shù)有2n個(gè)最小項(xiàng)最小項(xiàng)舉例：兩變量A,B的最小項(xiàng)三變量A,B,C的最小項(xiàng)最小項(xiàng)的編號：最小項(xiàng)取值對應(yīng)編號ABC10進(jìn)制數(shù)0000m00011m10102m20113m31004m41015m51106m61117m7最小項(xiàng)的性質(zhì)在輸入變量任一取值下，有且僅有一個(gè)最小項(xiàng)的值為1全體最小項(xiàng)之和為1任何兩個(gè)最小項(xiàng)之積為0兩個(gè)相鄰的最小項(xiàng)之和可以合并，消去一對因子，只留下公共因子。

------相鄰：僅一個(gè)變量不同的最小項(xiàng)如邏輯函數(shù)最小項(xiàng)之和的形式：例：利用公式可將任何一個(gè)函數(shù)化為邏輯函數(shù)最小項(xiàng)之和的形式：例：最大項(xiàng)：M是相加項(xiàng)包含n個(gè)因子n個(gè)變量均以原變量和反變量的形式在M中出現(xiàn)一次如：兩變量A,B的最大項(xiàng)對于n變量函數(shù)2n個(gè)最大項(xiàng)的性質(zhì)在輸入變量任一取值下，有且僅有一個(gè)最大項(xiàng)的值為0全體最大項(xiàng)之積為0任何兩個(gè)最大項(xiàng)之和為1

最大項(xiàng)編號方法是：把使最大項(xiàng)為0的那一組邏輯變量組合成二進(jìn)制數(shù)，與這個(gè)二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)就是該最大項(xiàng)的編號。

n個(gè)變量的最大項(xiàng)一共有個(gè)從真值表歸納邏輯函數(shù)

邏輯函數(shù)有兩種標(biāo)準(zhǔn)表示形式，一是最小項(xiàng)的與或表達(dá)式，也稱為最小項(xiàng)之和形式；另一種是標(biāo)準(zhǔn)或與表達(dá)式，也稱為最大項(xiàng)之積形式。一、從真值表求最小項(xiàng)之和形式

1、找出使邏輯函數(shù)為1的變量組合；

2、寫出使函數(shù)為1的變量取值組合對應(yīng)的最小項(xiàng)；

3、將這些最小項(xiàng)相或，即得到標(biāo)準(zhǔn)的最小項(xiàng)之和表達(dá)式。

二、從函數(shù)真值表求最大項(xiàng)之積形式的方法如下：

1、在真值表中找出邏輯函數(shù)為0的變量組合；

2、寫出對應(yīng)于函數(shù)為0的最大項(xiàng)；

3、將所有最大項(xiàng)相與。

利用恒等式可以把任何一個(gè)邏輯函數(shù)寫成最小項(xiàng)項(xiàng)之和形式.1.4邏輯函數(shù)的公式化簡法1.4.1邏輯函數(shù)的最簡形式最簡與或

------包含的乘積項(xiàng)已經(jīng)最少，每個(gè)乘積項(xiàng)的因子也最少，稱為最簡的與--或邏輯式。1.4.2常用公式化簡法反復(fù)應(yīng)用基本公式和常用公式，消去多余的乘積項(xiàng)和多余的因子。

1、并項(xiàng)法

解：

2、吸收法利用可以將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量

解：

3、消因子法利用常用公式可將中的消去

4、消項(xiàng)法利用常用公式將多余項(xiàng)消去解：

5配項(xiàng)法利用重復(fù)律和互補(bǔ)律，將一項(xiàng)拆成兩項(xiàng)，然后與其他項(xiàng)合并，重新組合之后再化簡。

用配項(xiàng)法化簡邏輯函數(shù)

解：1.5邏輯函數(shù)的卡諾圖化簡1.5.1邏輯函數(shù)的卡諾圖表示法實(shí)質(zhì)：將邏輯函數(shù)的最小項(xiàng)之和的以圖形的方式表示出來以2n個(gè)小方塊分別代表n變量的所有最小項(xiàng)，并將它們排列成矩陣，而且使幾何位置相鄰的兩個(gè)最小項(xiàng)在邏輯上也是相鄰的（只有一個(gè)變量不同），就得到表示n變量全部最小項(xiàng)的卡諾圖。表示最小項(xiàng)的卡諾圖2變量卡諾圖

3變量的卡諾圖4變量的卡諾圖5變量的卡諾圖用卡諾圖表示邏輯函數(shù)

把邏輯函數(shù)寫成最小項(xiàng)之和形式，然后在卡諾圖方格中，找出對應(yīng)的最小項(xiàng)的位置，并填入1，在其余位置上填入0，就得到了該邏輯函數(shù)的卡諾圖。任何一個(gè)邏輯函數(shù)等于它的卡諾圖中填入1的最小項(xiàng)之和用卡諾圖表示邏輯函數(shù)例：用卡諾圖表示邏輯函數(shù)1.5.2用卡諾圖化簡函數(shù)依據(jù)：具有相鄰性的最小項(xiàng)可合并，消去不同因子。

在卡諾圖中，最小項(xiàng)的相鄰性可以從圖形中直觀地反映出來。合并最小項(xiàng)的原則：兩個(gè)相鄰最小項(xiàng)可合并為一項(xiàng)，消去一對因子四個(gè)排成矩形的相鄰最小項(xiàng)可合并為一項(xiàng)，消去兩對因子八個(gè)相鄰最小項(xiàng)可合并為一項(xiàng)，消去三對因子兩個(gè)相鄰最小項(xiàng)可合并為一項(xiàng)，

消去一對因子

1、畫出邏輯函數(shù)的卡諾圖

2、找出可以合并的最小項(xiàng)

3、選取可以合并的乘積項(xiàng)。選取的原則是：

①畫矩形圈時(shí)應(yīng)包含所有的最小項(xiàng)，即應(yīng)覆蓋卡諾圖中所有的1；②方格中的1可以被一個(gè)以上的圈所包圍；③圈的個(gè)數(shù)盡可能的少。這是因?yàn)槊恳粋€(gè)圈對應(yīng)于一個(gè)乘積項(xiàng)，圈的個(gè)數(shù)越少，乘積項(xiàng)的個(gè)數(shù)就越少；④圈圍成的面積盡可能的大，但必須為個(gè)方格。這是因?yàn)槿υ酱?，合并時(shí)消去的變量個(gè)數(shù)越多，乘積項(xiàng)的因子也越少；用卡諾圖化簡的步驟：例：0001111001ABC例：000111100011111101ABC例：000111100011111101ABC例：化簡結(jié)果不唯一用卡諾圖化簡下式為最簡與或函數(shù)式

首先畫出函數(shù)的卡諾圖，如圖：

其次，找出可以合并的最小項(xiàng)。將可以合并的最小項(xiàng)用圈畫出，如圖（a）（b）所示，其中圖（a）為不正確的圈法，因?yàn)槿Φ膫€(gè)數(shù)為四個(gè)，不是最少的；而圖（b）是正確的圈法，只有三個(gè)圈，即合并后有三個(gè)乘積項(xiàng)。合并最小項(xiàng)得到例：

畫出Y的卡諾圖：約束項(xiàng)任意項(xiàng)邏輯函數(shù)中的無關(guān)項(xiàng)：約束項(xiàng)和任意項(xiàng)可以寫入函數(shù)式，也可不包含在函數(shù)式中，因此統(tǒng)稱為無關(guān)項(xiàng)。在邏輯函數(shù)中，對輸入變量取值的限制，在這些取值下為1的最小項(xiàng)稱為約束項(xiàng)在輸入變量某些取值下，函數(shù)值為1或?yàn)?不影響邏輯電路的功能，在這些取值下為1的最小項(xiàng)稱為任意項(xiàng)具有約束項(xiàng)的邏輯函數(shù)化簡

無關(guān)項(xiàng)在邏輯函數(shù)化簡中的應(yīng)用合理地利用無關(guān)項(xiàng)，可得更簡單的化簡結(jié)果加入（或去掉）無關(guān)項(xiàng)，應(yīng)使化簡后的項(xiàng)數(shù)最少，每項(xiàng)因子最少…….

從卡諾圖上直觀地看，加入無關(guān)項(xiàng)的目的是為矩形圈最大，矩形組合數(shù)最少

例：用卡諾圖化簡帶約束條件的邏輯函數(shù)

約束條件：解畫出邏輯函數(shù)的卡諾圖：

第二章門電路2.1概述門電路：實(shí)現(xiàn)基本運(yùn)算、復(fù)合運(yùn)算的單元電路，如與門、與非門、或門……門電路中以高/低電平表示邏輯狀態(tài)的1/0正邏輯和負(fù)邏輯：

在邏輯電路中存在兩種邏輯狀態(tài)，分別用二值邏輯的1和0來表示。如果以輸出的高電平表示邏輯1，以輸出低電平表示邏輯0，則這種邏輯制稱為正邏輯。反之，若以邏輯1代表低電平，而以邏輯0代表高電平，則稱為負(fù)邏輯。

2.2半導(dǎo)體開關(guān)特性2.2.1半導(dǎo)體二極管的開關(guān)特性2.2.2半導(dǎo)體三極管的開關(guān)特性二極管的開關(guān)特性：vI=VIH, D截止，vO=VOH=VCCvI=VIL, D導(dǎo)通，vO=VOL=0.7V高電平：VIH=VCC低電平：VIL=0二極管的動(dòng)態(tài)特性：2.2.2半導(dǎo)體三極管的開關(guān)特性（Transistor）一、三極管的開關(guān)特性

截止工作狀態(tài)放大工作狀態(tài)

飽和工作狀態(tài)動(dòng)態(tài)開關(guān)特性

主要開關(guān)參數(shù)①飽和壓降②開啟延遲時(shí)間③關(guān)閉延遲時(shí)間二、MOS管的開關(guān)特性1、MOS管的結(jié)構(gòu)S(Source)：源極G(Gate)：柵極D(Drain)：漏極B(Substrate):襯底金屬層氧化物層半導(dǎo)體層PN結(jié)2、靜態(tài)開關(guān)特性

截止區(qū)

可變電阻區(qū)

恒流區(qū)3、MOS管的動(dòng)態(tài)開關(guān)特性4、主要開關(guān)參數(shù)

①導(dǎo)通電阻：MOS管導(dǎo)通時(shí)，且為固定值條件下，漏極電壓的變化量與漏極電流變化量之間的比值，即②截止電阻：MOS管截止時(shí)，漏極和源極之間的電阻值，大小約為

③跨導(dǎo)：在一定的條件下，漏極電流變化與柵源極電壓變化之比，它表示柵源電壓對漏極電流的控制能力

④開啟電壓和夾斷電壓：對于N溝道增強(qiáng)型MOS管為正值，P溝道增強(qiáng)型為負(fù)值；對于N溝道耗盡型MOS管為負(fù)值，P溝道耗盡型為正值。5、MOS管的四種類型增強(qiáng)型耗盡型大量正離子導(dǎo)電溝道2.3最簡單的與、或、非門電路二極管與門設(shè)VCC=5V加到A,B的VIH=3VVIL=0V二極管導(dǎo)通時(shí)VDF=0.7VABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VABY000010100111規(guī)定3V以上為10.7V以下為0二極管構(gòu)成的門電路的缺點(diǎn)電平有偏移帶負(fù)載能力差只用于IC內(nèi)部電路2.3.2三極管非門（反相器）三極管的基本開關(guān)電路就是非門 實(shí)際應(yīng)用中，為保證 vI=VIL時(shí)T可靠截止，常在 輸入接入負(fù)壓

參數(shù)合理？vI=VIL時(shí)，T截止，vO=VOHvI=VIH時(shí)，T截止，vO=VOL輸入信號懸空時(shí)：

2.3.3二極管-三極管與非、或非門2.4TTL門電路（Transistor-TransistorLogic）2.4.1TTL與非門電路結(jié)構(gòu)和工作原理一、電路結(jié)構(gòu)

二、工作原理1．當(dāng)輸入中有一個(gè)為低電平時(shí)，這時(shí)對應(yīng)的發(fā)射極必然導(dǎo)通，并在深度飽和狀態(tài)。T2和T5管截止。T4導(dǎo)通，T5截止，輸出為高電平。2．當(dāng)輸入全為高電平時(shí)，此時(shí)假設(shè)T1導(dǎo)通，則T1的基極電壓鉗位在2.1V。這樣T1管的所有發(fā)射結(jié)均反偏，相當(dāng)于把原來的集電極作為發(fā)射極使用，原來的發(fā)射極作為集電極使用，也就是說T1管工作在倒置狀態(tài)。T2導(dǎo)通使導(dǎo)致T4截止，T5導(dǎo)通，輸出變?yōu)榈碗娖健?.4.2TTL與非門的外部特性及參數(shù)

一、靜態(tài)輸入特性和輸出特性1．輸入特性①輸入低電平電流②輸入高電平電流0.7V1.4VT2開始導(dǎo)通，但T1管集電極支路電流仍很小時(shí)T5管導(dǎo)通，隨著增大迅速減小這時(shí)T1管處于倒置狀態(tài)，T1管的集電極電流流入T2管的基極，輸入電流方向與參考方向一致。轉(zhuǎn)變?yōu)檎怠?．輸出特性①輸出高電平時(shí)的輸出特性（a）等效電路（b）高電平輸出特性曲線②輸出低電平時(shí)的輸出特性（a）等效電路（b）低電平輸出特性曲線二、負(fù)載特性1．輸入端負(fù)載特性輸入端接入負(fù)載時(shí)電路輸入負(fù)載特性曲線當(dāng)時(shí)，隨的變化規(guī)律為

例：在圖TTL與非門電路中，如果用內(nèi)阻為的電壓表測量輸入端B的電壓時(shí)，請問在下列情況下，測到的電壓值為多少？①輸入端A接0.2V。②輸入端A接地。③輸入端A通過一個(gè)的電阻接地。④輸入端A通過一個(gè)的電阻接地。解：①當(dāng)輸入端A接0.2V電平時(shí)，這時(shí)T1管處于深度飽和狀態(tài)，基極電位被鉗位在當(dāng)用電壓表測量B端時(shí)的電壓為

②當(dāng)輸入端A接地時(shí)，由于T1管的發(fā)射結(jié)導(dǎo)通，使，電壓表測量B端時(shí)③當(dāng)輸入端A通過的電阻接地時(shí)，因?yàn)樗与娮璐笥陂_啟電阻，A端相當(dāng)于輸入高電平，這時(shí)鉗位在2.1V的電平上，所以測得B端電壓為④當(dāng)輸入端A通過的電阻接地時(shí)，等效在A端加了一個(gè)輸入電壓相當(dāng)于在A端加一個(gè)0.2V的邏輯低電平，與第一種情況一樣，電壓表測得B端電壓為0.2V。2．帶負(fù)載能力

TTL與非門帶負(fù)載能力表示一個(gè)與非門所能驅(qū)動(dòng)同類門的最大數(shù)目，常用扇出系數(shù)表示當(dāng)驅(qū)動(dòng)門的輸出高電平時(shí)當(dāng)驅(qū)動(dòng)門輸出低電平時(shí)扇出系數(shù)取和的較小者。三、電壓的傳輸特性1．AB段（截止區(qū)）：2．BC段（線性區(qū)）：3．CD段（轉(zhuǎn)折區(qū)）：

線性下降

快速下降閾值電壓或門檻電壓4．DE段（飽和區(qū)）：四、噪聲容限五、TTL與非門的動(dòng)態(tài)特性一、傳輸延遲時(shí)間1、現(xiàn)象：二、動(dòng)態(tài)尖峰電流2.4.3其他類型的TTL門電路一、其他邏輯功能的門電路1.與或非門2.異或門二、集電極開路的門電路1、推拉式輸出電路結(jié)構(gòu)的局限性①輸出電平不可調(diào)②負(fù)載能力不強(qiáng)，尤其是高電平輸出③輸出端不能并聯(lián)使用

OC門2、OC門的結(jié)構(gòu)特點(diǎn)3、外接負(fù)載電阻RL的計(jì)算3、外接負(fù)載電阻RL的計(jì)算3、外接負(fù)載電阻RL的計(jì)算三、三態(tài)門電路（ThreestateOutputGate,TS）三態(tài)門的用途

三態(tài)門構(gòu)成單向總線三態(tài)門構(gòu)成雙向總線2.4.4TTL電路的改進(jìn)系列

一、肖特基TTL門系列（74S）電路改進(jìn)采用抗飽和三極管用有源泄放電路代替74H系列中的R3減小電阻值2.性能特點(diǎn)速度進(jìn)一步提高，電壓傳輸特性沒有線性區(qū)，功耗增大

抗飽和三極管肖特基TTL與非門二、低功耗肖特基系列

74LS（Low-PowerSchottkyTTL）

低功耗肖特基TTL與非門2.4.5TTL門電路的使用

這些門電路在實(shí)際使用時(shí)注意以下幾點(diǎn)：一、電源及電源干擾的消除二、不用輸入端的處理及注意事項(xiàng)三、輸出端處理四、其它2.5發(fā)射極耦合邏輯門（ECL）

2.5.1ECL門電路的基本單元

當(dāng)時(shí)，而此時(shí)T3管基極電平更高一些（-1.3V），故T1截止T3導(dǎo)通，此時(shí)與輸入端之間是邏輯非關(guān)系，與輸入端之間是邏輯與關(guān)系。2.5.2ECL電路的結(jié)構(gòu)和工作原理2.5.3ECL電路的主要特點(diǎn)優(yōu)點(diǎn)：

1．ECL電路是目前各種數(shù)字集成電路中工作速度最快的一種，目前ECL傳輸延遲時(shí)間縮短至1ns以下。

2．電路內(nèi)部的開關(guān)噪聲很低。

3．輸出阻抗低，帶負(fù)載能力強(qiáng)。國產(chǎn)CE10K系列門電路的扇出系數(shù)可達(dá)90以上。

4．ECL電路具有或和或非兩個(gè)互補(bǔ)輸出端，使用方便、靈活。缺點(diǎn)：電路功耗大；噪聲容限低；輸出電平穩(wěn)定性差。2.6集成注入邏輯（IntegratedInjectionLogic）

2.6.1電路結(jié)構(gòu)與工作原理I2L基本單元電路結(jié)構(gòu)及等效電路2.6.2門電路的主要特點(diǎn)

電路兩個(gè)嚴(yán)重的缺點(diǎn)

1．抗干擾能力差。I2L電路的輸出信號幅度比較小，噪聲容限較低，所以抗干擾能力也較差。2、工作速度低。因?yàn)镮2L電路采用了飽和型邏輯電路，這限制了工作速度。I2L電路的傳輸延遲時(shí)間可達(dá)到20~30ns。2.7金屬-氧化物-半導(dǎo)體邏輯（MOSL）2.7.1CMOS反相器及工作原理一、電路結(jié)構(gòu)二、電壓、電流傳輸特性三、噪聲容限結(jié)論：可以通過提高VDD來提高噪聲容限2.7.2CMOS反相器的外部特性和參數(shù)

一、靜態(tài)輸入特性

CMOS反相器輸入保護(hù)電路CMOS反相器輸入特性二、靜態(tài)輸出特性三、動(dòng)態(tài)特性傳輸延遲時(shí)間2、交流噪聲容限3、動(dòng)態(tài)功耗2.7.3其他類型的CMOS門電路一、其他邏輯功能的門電路1.與非門2.或非門3、帶緩沖極的CMOS門如，與非門4、漏極開路的門電路（OD門）

5、CMOS傳輸門及模擬開關(guān)傳輸門

雙向模擬開關(guān)2.7.4NMOS邏輯門

NMOS與非門NMOS或非門2.7.5MOS門電路的正確使用

一、電源電壓電源的上限電壓不得超過允許的電源電壓最大值；下限電壓不能低于保證系統(tǒng)速度所需的電源電壓最小值。二、輸入端

1、每個(gè)輸入端電流不超過1mA為佳，并限制在10mA以內(nèi)。

2、當(dāng)上述條件不能滿足，即輸入電流過大、輸入端接線過長，或接大電容、大電感時(shí)，應(yīng)在輸入端串接的保護(hù)電阻，將輸入電流的瞬態(tài)值限制在10mA以下3．未使用的輸入端處理方法：與門和與非門的未用端應(yīng)接至正電源端或高電平，或門和或非門應(yīng)接地或低電平。不用輸入端絕不能懸空。因?yàn)閼铱盏臇艠O易產(chǎn)生感應(yīng)電荷，使輸入端可能為高電平也可能為低電平，造成邏輯混亂。4．為了防止門電路開關(guān)過程中的過沖電流以及柵極易接收靜電電荷，在進(jìn)行實(shí)驗(yàn)、測量和調(diào)試時(shí)，應(yīng)先接入直流電源，后接輸入信號源；而關(guān)機(jī)時(shí)先關(guān)閉輸入信號源，后關(guān)閉直流電源。

三、輸出端

CMOS集成電路的輸出端不應(yīng)直接和或相連。否則，將因拉電流或灌電流過大而損壞器件。另外除了三態(tài)門和OD器件外，也不允許CMOS器件輸出并聯(lián)使用。輸出與大電容、大電感直接相連時(shí)，將使功耗增加、工作速度下降，為此應(yīng)在輸出和大電容之間串接保護(hù)電阻，并盡力減少容性負(fù)載的影響。2.8門電路產(chǎn)品簡介與接口電路

2.8.1門電路產(chǎn)品簡介

集成TTL和MOS型號分類表系列子系列名稱國際型號速度-功耗TTL系列TTL標(biāo)準(zhǔn)TTL系列54/74TTL10ns-10mWHTTL高速TTL系列54/74HTTL6ns-22mWSTTL甚高速TTL系列54/74STTL3ns-19mWLSTTL低功耗肖特基系列54/74LSTTL5ns-2mWALSTTL先進(jìn)低功耗肖特基系列54/74ALSTTL4ns-1mWMOS系列NMOSN溝道系列CD4000CMOS互補(bǔ)場效應(yīng)管系列CC400045ns-5μWHCMOS高速CMOS系列54/74HC10ns-1μWHCMOST與TTL兼容的HC系列54/74HCTECL系列發(fā)射極耦合高速器件10K2ns-25mW100K0.75ns-40mW一、按制造工藝分類二、按邏輯功能分類按照邏輯功能門電路可分為與、與非、或、或非、與或非、反相器和驅(qū)動(dòng)器等三、按輸出結(jié)構(gòu)分類按輸出結(jié)構(gòu)集成門電路又可分為推拉式輸出或CMOS反相器輸出、OC輸出或OD輸出和三態(tài)輸出三種形式。2.8.2各門電路間的接口電路一、TTL電路驅(qū)動(dòng)CMOS電路二、CMOS電路驅(qū)動(dòng)TTL電路第三章組合邏輯電路3.1概述一、組合邏輯電路的特點(diǎn)從功能上從電路結(jié)構(gòu)上任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入信號組合不含記憶（存儲）元件二、邏輯功能的描述輸出與輸入之間可以用如下邏輯函數(shù)來描述：

或者寫成向量函數(shù)的形式：3.2.1組合電路的分析組合邏輯電路的分析步驟如下：1.分別用符號標(biāo)記各級門的輸出端2.從電路的輸入到輸出逐級寫出邏輯函數(shù)式，最后得到整個(gè)電路的輸出與輸入關(guān)系的邏輯函數(shù)式。用卡諾圖或公式化簡法將邏輯函數(shù)化成最簡形式。4.為使電路功能更加直觀，列出邏輯函數(shù)真值表，分析電路邏輯功能。3.2.組合邏輯電路的分析方法和設(shè)計(jì)方法【例3.2.1】試分析圖3.2.1電路的邏輯功能。解：根據(jù)邏輯圖可寫出與之間的邏輯函數(shù)式當(dāng)M=0時(shí)當(dāng)M=1時(shí)列出兩種情況下的真值表如表3.2.1。

由真值表可知，M=1時(shí)完成8421-BCD碼轉(zhuǎn)換為格雷碼；M=0時(shí)完成格雷碼轉(zhuǎn)換為8421-BCD碼。3.2.2組合電路的設(shè)計(jì)組合邏輯電路設(shè)計(jì)的一般步驟如下：1．根據(jù)設(shè)計(jì)題目要求，進(jìn)行邏輯抽象，確定輸入變量和輸出變量及數(shù)目，明確輸出變量和輸入變量之間的邏輯關(guān)系。2．將輸出變量和輸入變量之間的邏輯關(guān)系（或因果關(guān)系）列成真值表。3．根據(jù)真值表寫出邏輯函數(shù)，并用公式法和卡諾圖方法將邏輯函數(shù)化簡成最簡表達(dá)式。4.選用小規(guī)模集成邏輯門電路或中規(guī)模的常用集成組合邏輯電路或可編程邏輯器件構(gòu)成相應(yīng)的邏輯函數(shù)。具體如何選擇，應(yīng)根據(jù)電路的具體要求和器件的資源情況來決定。5．根據(jù)選擇的器件，將邏輯函數(shù)轉(zhuǎn)換成適當(dāng)?shù)男问舰僭谑褂眯∫?guī)模集成門電路進(jìn)行設(shè)計(jì)時(shí)，為獲得最簡單的設(shè)計(jì)結(jié)果，應(yīng)把邏輯函數(shù)轉(zhuǎn)換成最簡形式，即器件數(shù)目和種類最少。因此通常把邏輯函數(shù)轉(zhuǎn)換為與非-與非式或者與或非式，這樣可以用與非門或者與或非門來實(shí)現(xiàn)。②在使用中規(guī)模組合邏輯電路設(shè)計(jì)電路時(shí)，需要將邏輯函數(shù)化成常用組合邏輯電路的邏輯函數(shù)式形式，具體做法將在下一節(jié)介紹。③如果使用存儲器或可編程邏輯器件來實(shí)現(xiàn)，具體做法將在第七章介紹。6．根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯電路的邏輯圖。

【例3.2.2】試設(shè)計(jì)一個(gè)供三人使用的表決邏輯電路。即三個(gè)人中，有兩個(gè)或三個(gè)人表示同意，則表決通過，否則為不通過。解：1.首先進(jìn)行邏輯抽象用A、B、C表示每個(gè)人的表決結(jié)果，用Y表示三人的表決結(jié)果。因此，A、B、C為輸入邏輯變量，Y為輸出邏輯變量。用“1”表示表決人同意或表決通過，“0”表示表決人不同意或表決不通過。根據(jù)題意列出表3.2.2所示的邏輯真值表。2．根據(jù)真值表，畫出三變量邏輯函數(shù)卡諾圖，如圖3.2.2所示，化簡后得到Y(jié)的邏輯函數(shù)表達(dá)式。（3.2.1）

3．選定器件類型為小規(guī)模集成門電路。

4．根據(jù)式（3.2.1）畫出邏輯電路圖，得到圖3.2.3電路。這里用到與門和或門。若用其他類型門電路來組成這個(gè)邏輯電路，應(yīng)將最簡與-或式化成相應(yīng)的形式。例如，要求用與非門實(shí)現(xiàn)這個(gè)邏輯電路時(shí)，應(yīng)當(dāng)將邏輯函數(shù)化成與非-與非表達(dá)式。

（3.2.2）

根據(jù)式（3.2.2）可以全部用與非門實(shí)現(xiàn)的邏輯電路圖，如圖3.2.4所示。

如果用與或非門實(shí)現(xiàn)這個(gè)邏輯電路，必須把式（3.2.2）化成最簡的與-或-非表達(dá)式。在第一章我們講過，可以圈卡諾中的0，然后求反而得到。圈0卡諾圖如圖3.2.5所示，得到式（3.2.3）的與-或-非式為（3.2.3）按照式（3.2.3）畫出用與-或-非門組成的邏輯電路如圖3.2.6所示。3.3編碼器和譯碼器3.3.1編碼器編碼：廣義上講，將具有特定意義的信息（如文字、符號或數(shù)字），賦予相應(yīng)的二進(jìn)制代碼的過程普通編碼器（二進(jìn)制編碼器、二-十進(jìn)制編碼器）優(yōu)先編碼器一、二進(jìn)制編碼器特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)編碼信號。例：三位二進(jìn)制編碼器輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111

根據(jù)真值表和、互相排斥的約束條件，只要將使輸出值為1的輸入變量直接相加，即可得到輸出的最簡與-或表達(dá)式。與非-與非式：二、二進(jìn)制優(yōu)先編碼器特點(diǎn)：幾個(gè)輸入端同時(shí)加輸入信號時(shí)，編碼器能夠按照一定的優(yōu)先次序，對優(yōu)先級最高的輸入信號進(jìn)行編碼，而不理睬級別低的信號例：8線-3線優(yōu)先編碼（74LS148）

（設(shè)I7優(yōu)先權(quán)最高…I0優(yōu)先權(quán)最低）由邏輯電路圖可得到輸出表達(dá)式為狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)附加輸出信號的狀態(tài)及含意義

一片8線-3線優(yōu)先編碼器74LS148只具有八級優(yōu)先編碼功能，利用選通輸入端、選通輸出端和優(yōu)先擴(kuò)展輸出端，可以實(shí)現(xiàn)多級優(yōu)先編碼。下面結(jié)合一個(gè)例子說明和信號實(shí)現(xiàn)電路擴(kuò)展的方法。控制端擴(kuò)展功能舉例：例： 用兩片8-3線優(yōu)先編碼器

16-4優(yōu)先編碼器其中，16個(gè)輸入端為，4個(gè)輸出端，其中優(yōu)先權(quán)最高，優(yōu)先權(quán)最低。狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時(shí)，(2)才允許工作第(1)片時(shí)表示對的編碼低三位輸出應(yīng)是兩片的輸出的“或”三、BCD碼優(yōu)先編碼器將編成10個(gè)BCD碼，即0110~1110

的優(yōu)先權(quán)最高，

最低輸入的低電平信號變成一個(gè)對應(yīng)的十進(jìn)制的編碼下圖是BCD碼優(yōu)先編碼器（74LS147）邏輯電路圖、邏輯符號及外引線排列圖。由邏輯電路圖可得到輸出表達(dá)式為

其真值表如表3.3.3所示。從表中可以看出，編碼器的輸出是以BCD碼的反碼形式給出。3.3.2譯碼器譯碼：編碼的逆過程（把表示特定意義的信息代碼翻譯出來的過程）。譯碼器的分類：一、二進(jìn)制譯碼器，也稱最小項(xiàng)譯碼器，有3線-8線、4

線-16線譯碼器等；二、碼制轉(zhuǎn)換譯碼器，有8421-BCD碼轉(zhuǎn)換十進(jìn)制譯碼器、余3碼轉(zhuǎn)換十進(jìn)制譯碼器等；三、顯示譯碼器，用來驅(qū)動(dòng)各類顯示器，如發(fā)光二極管、液晶數(shù)碼管等。一、二進(jìn)制譯碼器例：3線—8線譯碼器表3.3.43線-8線譯碼器真值表輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000真值表邏輯表達(dá)式：

由表達(dá)式可以看出，對應(yīng)每個(gè)輸入狀態(tài)，僅有一個(gè)輸出為0，其余為1。例如時(shí)，僅，即是輸入二進(jìn)制碼101的譯碼輸出，所以這種譯碼器也稱為最小項(xiàng)譯碼器。

集成譯碼器實(shí)例：74LS138圖3.3.7（a）低電平輸出附加控制端

上圖是用與非門實(shí)現(xiàn)的3線-8線譯碼器74LS138。輸入為三位二進(jìn)制數(shù)、、，輸出有八個(gè)信號，分別對應(yīng)輸入的八種組合。

另外，74LS138有三個(gè)附加控制端、和，只有當(dāng)、時(shí)，譯碼器處于工作狀態(tài)；否則，譯碼器不實(shí)現(xiàn)譯碼，也就是說不管輸入為任何值，八個(gè)輸出信號均為1，如表3.3.5所示。這三個(gè)控制端也叫做“片選”輸入端，利用片選的作用可以將多片起來以擴(kuò)展譯碼器的功能。圖3.3.7（b）、（c）分別為74LS138的邏輯符號和外引線排列圖。74LS138的真值表：表3.3.5輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111圖3.3.73線-8線譯碼器74LS138二、二—十進(jìn)制譯碼器將輸入BCD碼的10個(gè)代碼翻譯成十進(jìn)制代碼0~9的邏輯電路。例：74LS42真值表邏輯表達(dá)式對于輸入8421-BCD碼，十個(gè)輸出端對應(yīng)十進(jìn)制數(shù)0~9，輸出低電平有效。對應(yīng)BCD碼以外的偽碼（即1010~1111共六個(gè)代碼）作為輸入時(shí)，譯碼器拒絕翻譯，輸出均無低電平，所以這個(gè)電路具有拒絕偽碼的功能三、顯示譯碼器

在數(shù)字系統(tǒng)中，經(jīng)常需要將數(shù)字、文字和符號的二進(jìn)制編碼翻譯成人們習(xí)慣形式直觀地顯示出來，供人們讀取或監(jiān)視系統(tǒng)的工作情況。能夠把二進(jìn)制代碼翻譯并顯示出來的電路叫做顯示譯碼器，它包括譯碼驅(qū)動(dòng)電路和數(shù)碼顯示器兩部分。1．?dāng)?shù)碼顯示器2．BCD七段顯示譯碼器1．?dāng)?shù)碼顯示器

①顯示器分類及特點(diǎn)常用的數(shù)碼顯示器有兩種，一種是發(fā)光二極管（LED）顯示器，其特點(diǎn)是清晰悅目、工作電壓低（1.5~3V）、體積小、壽命長、可靠性高等優(yōu)點(diǎn)，而且響應(yīng)時(shí)間短（1~100ns）、顏色豐富（有紅、綠、黃等顏色）、亮度高。它的缺點(diǎn)是工作電流比較大，每段的工作電流在10mA左右。另一種常用的液晶（LCD）顯示器，其特點(diǎn)是驅(qū)動(dòng)電壓低（在1V以小可以工作）、工作電流非常小、功耗極?。ㄒ韵拢?，配合CMOS電路可以組成微功耗系統(tǒng)。它的缺點(diǎn)是亮度差、響應(yīng)速度低（在10~200ms范圍），這限制了它在快速系統(tǒng)中的應(yīng)用。最常用的顯示譯碼器是能驅(qū)動(dòng)七段數(shù)碼管的BCD-七段顯示譯碼器。下面主要介紹以發(fā)光二極管作為顯示器件的七段數(shù)碼顯示器。圖3.3.9

半導(dǎo)體數(shù)碼管

(a)外形圖(b)共陰極接法(c)共陽極接法1．?dāng)?shù)碼顯示器

②LED顯示器

按連接方式不同，八段半導(dǎo)體數(shù)碼管分為共陰極和共陽極兩種。共陰極是指BS201八段發(fā)光二極管的陰極連接在一起，每個(gè)發(fā)光二極管的陽極經(jīng)限流電阻接到顯示譯碼器輸出端（譯碼器輸出高電平有效），如圖3.3.9（b）所示。而共陽極是指BS201八段發(fā)光二極管的陽極連接在一起，每個(gè)發(fā)光二極管的陰極經(jīng)限流電阻接到顯示譯碼器輸出端（譯碼器輸出低電平有效），如圖3.3.9（c）所示。改變限流電阻大小，可改變二極管中電流大小，從而控制發(fā)光亮度。1．?dāng)?shù)碼顯示器

②LED顯示器2．BCD七段顯示譯碼器

半導(dǎo)體數(shù)碼管和液晶顯示器都可以用TTL或CMOS集成電路直接驅(qū)動(dòng)。為了使七段數(shù)碼管顯示0~9十個(gè)數(shù)字，需要使用BCD七段譯碼器將BCD碼翻譯成數(shù)碼管所要求的驅(qū)動(dòng)信號。中規(guī)模BCD七段譯碼器的種類很多，下面以配合半導(dǎo)體數(shù)碼管BS201A工作的4線-7線譯碼器/驅(qū)動(dòng)器7448為例加以介紹。以表示顯示譯碼器的輸入的BCD碼，以表示七段半導(dǎo)體數(shù)碼管的驅(qū)動(dòng)信號。假設(shè)譯碼器輸出高電平有效，即輸出為1時(shí)相應(yīng)段的發(fā)光二極管發(fā)光。按照圖3.3.9（a）所示字形，可列出顯示譯碼器真值表如表3.3.7所示。表中除列出了BCD碼十個(gè)狀態(tài)，還規(guī)定了1010~1111這六個(gè)狀態(tài)的顯示字形。

表3.3.7BCD七段顯示譯碼器真值表利用真值表，用卡諾圖化簡可得到的函數(shù)表達(dá)式

另外，7448邏輯電路中增加了附加控制電路。下面介紹一下其功能和用法。①燈測試輸入端當(dāng)時(shí)，均輸出高電平，七段半導(dǎo)體數(shù)碼管全部點(diǎn)亮，顯示8字形，用來測試數(shù)碼管的好壞。當(dāng)時(shí)顯示譯碼器按輸入BCD碼正常顯示。②滅零輸入端當(dāng)時(shí)，若輸入端，則均輸出低電平，實(shí)現(xiàn)滅零；若輸入端為其它的BCD碼，則正常顯示。設(shè)置滅零輸入端的目的是為了把不希望顯示的零熄滅。例如有一個(gè)4位的數(shù)碼管顯示電路顯示“03.40”時(shí)前后兩位的0是多余的，可以在對應(yīng)位的滅零輸入端加入滅零信號，即使，則只顯示出“3.4”。對不需要滅零的位則應(yīng)使。③滅燈輸入/滅零輸出端當(dāng)作為輸入端使用時(shí)，稱為滅燈輸入端若，則無論輸入為何種狀態(tài)，輸出均為0，七段半導(dǎo)體數(shù)碼管全部熄滅，可用來控制是否顯示。若時(shí)，正常譯碼顯示。當(dāng)作為輸出端使用時(shí)，稱為滅零輸出端，其表達(dá)式為

由此可知，當(dāng)而且有滅零輸入信號（）和時(shí)，，該信號既可以使本位滅零（），又同時(shí)輸出低電平信號（），為相鄰位滅零提供條件。這樣可以消去多位數(shù)顯示中前后不必要的零。例：用7448可以直接驅(qū)動(dòng)半導(dǎo)體數(shù)碼管BS201，其接線圖如圖3.3.11所示。圖中流過發(fā)光二極管的電流由電源電壓經(jīng)上拉電阻提供，選取合適的電阻值使電流大于數(shù)碼管所需要的電流。四、譯碼器的應(yīng)用舉例1．3線-8線譯碼器74LS138應(yīng)用2．顯示譯碼器7448滅零功能的應(yīng)用1．3線-8線譯碼器74LS138應(yīng)用【例3.3.2】利用兩片74LS138組成4線-16線譯碼器，將4位輸入的二進(jìn)制代碼A、B、C、D譯成16個(gè)獨(dú)立的低電平信號，其中A為最高位。解：由74LS138邏輯符號可知，譯碼器有3個(gè)地址輸入端、和可作為4線-16線譯碼器低三位B、C、D，再利用三個(gè)附加控制端、和進(jìn)行合理組合，構(gòu)成第4個(gè)地址輸入端A，圖3.3.12給出了兩片74LS138擴(kuò)展成4線-16線譯碼器電路。

當(dāng)時(shí)，片1的允許譯碼，其輸出取決于輸入變量B、C、D；而片2的禁止譯碼，其輸出均為1。當(dāng)時(shí)，片1的禁止譯碼，其輸出均為1；而片2的允許譯碼，其輸出由B、C、D決定。這樣接成的4線-16線譯碼器電路三個(gè)附加控制端分別為片1的，片2的、，利用它們可以再接成5線-32線譯碼器?！纠?.3.3】試畫出用74LS138和門電路實(shí)現(xiàn)如下多輸出邏輯函數(shù)。化成最小項(xiàng)之和解：與非-與非形式：由于74LS138為最小項(xiàng)譯碼器，每一個(gè)輸出，因此只要在輸出端增加三個(gè)與非門即可實(shí)現(xiàn)的邏輯電路，如圖3.3.13所示。2．顯示譯碼器7448滅零功能的應(yīng)用【例3.3.4】試用譯碼驅(qū)動(dòng)電路7448和數(shù)碼管實(shí)現(xiàn)多位數(shù)碼顯示系統(tǒng)。解：將滅零輸入端和滅零輸出端配合使用，可以實(shí)現(xiàn)多位數(shù)碼顯示器整數(shù)前和小數(shù)后的滅零控制，其連接方法如圖3.3.14所示。圖中接法如下：

整數(shù)部分的高位和低位的相連，最高位接0；小數(shù)部分的低位和高位的相連，最低位接0，最高位接1；小數(shù)點(diǎn)位接1。這樣整數(shù)部分只有高位為0，而且被熄滅的情況下，低位才有滅零輸入信號；小數(shù)部分只有低位為0，而且被熄滅的情況下，高位才有滅零輸入信號，從而實(shí)現(xiàn)了多位十進(jìn)制數(shù)碼的滅零控制。3.4數(shù)據(jù)選擇器和分配器

3.4.1數(shù)據(jù)選擇器3.4.2數(shù)據(jù)分配器3.4.1數(shù)據(jù)選擇器

數(shù)據(jù)選擇（Multiplexer）也稱多路開關(guān)、多路選擇器。圖3.4.1為四選一數(shù)據(jù)選擇器功能示意圖，是數(shù)據(jù)輸入端，、是數(shù)據(jù)選擇控制端又稱地址輸入端。四選一數(shù)據(jù)選擇器真值表如表3.4.1所示。一、八選一數(shù)據(jù)選擇器74LS151二、雙四選一數(shù)據(jù)選擇器74LS153

圖3.4.3（a）為TTL中規(guī)模集成電路74LS153型雙四選一數(shù)據(jù)選擇器的邏輯圖，圖3.4.3（b）為邏輯符號。為兩個(gè)公用的選擇輸入端，兩個(gè)附加控制端、各自獨(dú)立，低電平控制數(shù)據(jù)輸出，兩個(gè)輸出端、也是互相獨(dú)立的。其真值表如表3.4.3所示?！纠?.4.1】用兩片八選一數(shù)據(jù)選擇器74LS151組成一個(gè)十六選一的數(shù)據(jù)選擇器?！纠?.4.2】用八選一數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)。解：由于八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達(dá)式為數(shù)據(jù)選擇器輸入端采用置1、置0【例3.4.3】用八選一數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)。解：3.4.2數(shù)據(jù)分配器

在數(shù)據(jù)傳輸過程中，有時(shí)需要將一路數(shù)據(jù)分配到不同的數(shù)據(jù)通道上，執(zhí)行這種邏輯功能的邏輯電路稱為數(shù)據(jù)分配器（Demultiplexer），也稱多路分配器，簡稱DEMUX。3.5數(shù)碼奇偶發(fā)生/校驗(yàn)器

一、奇偶校驗(yàn)的基本原理奇偶校驗(yàn)是檢驗(yàn)數(shù)據(jù)碼中“1”的總個(gè)數(shù)是奇數(shù)還是偶數(shù)。待發(fā)送的信息碼元中，除包含要傳送的信息數(shù)據(jù)碼，還包含一位奇偶校驗(yàn)位，

1．奇偶校驗(yàn)器2．奇偶發(fā)生器二、中規(guī)模集成奇偶發(fā)生器/校驗(yàn)器74LS1801．奇偶校驗(yàn)器

信息碼元經(jīng)過信道傳輸后，判斷是否仍保持原校驗(yàn)碼奇（偶）性的電路

2．奇偶發(fā)生器

用來形成奇偶校驗(yàn)位的電路稱為奇偶發(fā)生器。奇偶發(fā)生器同樣可以根據(jù)奇偶校驗(yàn)原理用異或門來實(shí)現(xiàn)。利用圖3.5.1所示電路可以產(chǎn)生四位信息碼的奇偶校驗(yàn)位。當(dāng)時(shí)，電路輸出端就產(chǎn)生奇校驗(yàn)位，就產(chǎn)生偶校驗(yàn)位。二、中規(guī)模集成奇偶發(fā)生器/校驗(yàn)器74LS18074LS180構(gòu)成的八位奇校驗(yàn)系統(tǒng)3.6算術(shù)運(yùn)算電路一、半加器和全加器二、多位加法器用74LS283設(shè)計(jì)一位的十進(jìn)制加法器3.7數(shù)值比較器一、一位數(shù)值比較器二、四位數(shù)值比較器兩片74LS85構(gòu)成八位數(shù)值比較器3.8組合邏輯電路中的競爭與冒險(xiǎn)3.8.1競爭-冒險(xiǎn)現(xiàn)象及產(chǎn)生原因

3.8.2冒險(xiǎn)現(xiàn)象的判別方法一、代數(shù)法：二、卡諾圖法：在卡諾圖中存在兩個(gè)相切但不相交的圈，就會產(chǎn)生冒險(xiǎn)現(xiàn)象

如果某電路的邏輯函數(shù)在一定條件下能簡化成或3.8.3消除冒險(xiǎn)現(xiàn)象的方法

一、引入選通脈沖法二、接入濾波電容三、修改邏輯函數(shù)法1．代數(shù)法

2．卡諾圖法第四章觸發(fā)器4.1概述一、用于記憶一位二進(jìn)制信號

1.有兩個(gè)能自行保持的穩(wěn)定狀態(tài)0態(tài)或1態(tài)

2.根據(jù)輸入信號可以置成0或1二、分類

1.按電路結(jié)構(gòu)（基本，同步，主從，邊沿）

2.按控制方式和邏輯功能（RS,JK,D,T）

3.按存儲數(shù)據(jù)的原理（靜態(tài)，動(dòng)態(tài)）4.2基本RS觸發(fā)器4.2.1與非門構(gòu)成的基本RS觸發(fā)器電路結(jié)構(gòu)及工作原理1.當(dāng)時(shí)，觸發(fā)器處于保持狀態(tài)。2.當(dāng)、，無論觸發(fā)器其現(xiàn)態(tài)為何值，都置1。3.當(dāng)、，無論觸發(fā)器其現(xiàn)態(tài)為何值，都置0。4.當(dāng)時(shí)，則有，此既非0態(tài)也非1態(tài)。邏輯功能描述【例4.2.1】已知和的波形圖如圖4.2.4所示，試畫出基本RS觸發(fā)器輸出端的波形（假設(shè)初態(tài)為0）?；蚍情T構(gòu)成的基本RS觸發(fā)器4.2.2同步RS觸發(fā)器一、電路結(jié)構(gòu)與工作原理電平觸發(fā)方式中的空翻現(xiàn)象【例4.2.2】已知電路結(jié)構(gòu)如圖4.2.6（a）所示的同步RS觸發(fā)器輸入信號波形如圖4.2.8所示，試畫出和端的波形。假設(shè)觸發(fā)器的初始狀態(tài)為0。二、同步觸發(fā)器的其他接法1．帶異步置位、復(fù)位端的同步RS觸發(fā)器2．D型鎖存器4.3主從結(jié)構(gòu)觸發(fā)器一、電路結(jié)構(gòu)與工作原理提高可靠性，要求每個(gè)CP周期輸出狀態(tài)只能改變1次【例4.3.1】已知主從RS觸發(fā)器的輸入信號、和時(shí)鐘信號波形，試畫出端和端的波形。假設(shè)初態(tài)。解：畫出兩端波形如圖4.3.2所示。由圖可見，在期間，雖然主觸發(fā)器因和的變化而多次翻轉(zhuǎn)，但從觸發(fā)器只在信號的下降沿翻轉(zhuǎn)一次，沒有空翻。主從SRJKQQQ’Q’CP主從JK觸發(fā)器

希望在的條件下，觸發(fā)器的次態(tài)也是確定的

主從SRJKQQQ’Q’CP(5)列出真值表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*主從SRJKQQQ’Q’CP二、主從結(jié)構(gòu)觸發(fā)器的動(dòng)作特點(diǎn)主從SRJKQQQ’Q’CP【例4.3.2】已知主從JK觸發(fā)器的J、K輸入信號波形，試畫出J、K端波形。（假設(shè)Q的初始狀態(tài)為0）五、集成主從JK觸發(fā)器圖示為集成主從JK觸發(fā)器74H72的邏輯電路和邏輯符號。4.4邊沿觸發(fā)器

為了提高可靠性，增強(qiáng)抗干擾能力，希望觸發(fā)器的次態(tài)僅取決于CP的下降沿（或上升沿）到時(shí)的輸入信號狀態(tài)，與在此前、后輸入的狀態(tài)沒有關(guān)系。用CMOS傳輸門的邊沿觸發(fā)器維持阻塞觸發(fā)器用門電路tpd的邊沿觸發(fā)器 。。。4.4.1維持阻塞結(jié)構(gòu)邊沿觸發(fā)器

一、電路結(jié)構(gòu)及工作原理二、集成維持阻塞D觸發(fā)器

常用的集成維持阻塞觸發(fā)器有7474（T1074）、74H74（T2074）、74S74（T3074）和74LS74（T4074）等，這四種觸發(fā)器均為雙觸發(fā)器。它們具有相同的邏輯功能，具有相同的片腳排列。其特性表如表4.4.1所示?！纠?.4.1】已知雙D觸發(fā)器7474的、、及D端波形，其初始狀態(tài)為。試畫出輸出端的波形。解：4.4.2利用傳輸延遲時(shí)間的邊沿觸發(fā)器一、電路結(jié)構(gòu)及工作原理二、集成邊沿JK觸發(fā)器常用集成下降沿雙JK觸發(fā)器有74S112（T3112）和74LS112（T4112）等。它們的邏輯功能、片腳排列及邏輯符號完全相同。4.4.3CMOS主從結(jié)構(gòu)的邊沿觸發(fā)器

二、CMOS主從JK邊沿觸發(fā)器4.5觸發(fā)器的主要參數(shù)（略）

4.6不同類型觸發(fā)器之間的轉(zhuǎn)換第五章時(shí)序邏輯電路5.1概述一、時(shí)序邏輯電路的特點(diǎn)功能上：任一時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，還與電路原來的狀態(tài)有關(guān)。例：串行加法器，兩個(gè)多位數(shù)從低位到高位逐位相加

2.電路結(jié)構(gòu)上

①包含存儲電路和組合電路 ②存儲器狀態(tài)和輸入變量共同決定輸出二、時(shí)序電路的一般結(jié)構(gòu)形式與功能描述方法可以用三個(gè)方程組來描述：驅(qū)動(dòng)方程狀態(tài)方程輸出方程向量函數(shù)的形式

三、時(shí)序電路的分類1、同步時(shí)序邏輯電路與異步時(shí)序邏輯電路同步：所有觸發(fā)器狀態(tài)的變化都在同一cp下同時(shí)發(fā)生異步：沒有統(tǒng)一的cp,觸發(fā)器狀態(tài)的變化不是同時(shí)發(fā)生2、Mealy型和Moore型Mealy型：Moore型：5.2同步時(shí)序電路的分析方法5.2.1同步時(shí)序電路分析的一般步驟分析：找出給定時(shí)序電路的邏輯功能 即找出在輸入和CP作用下，電路的次態(tài)和輸出。一般步驟：①從給定的邏輯圖寫出每個(gè)觸發(fā)器的驅(qū)動(dòng)方程（即觸發(fā)器輸入信號的邏輯式），得到整個(gè)電路的驅(qū)動(dòng)方程②將驅(qū)動(dòng)方程代入觸發(fā)器的特性方程，得到狀態(tài)方程③從給定電路寫出輸出方程例：1、每個(gè)觸發(fā)器的驅(qū)動(dòng)方程2、將驅(qū)動(dòng)方程代入JK觸發(fā)器的特征方程

根據(jù)邏輯圖寫出輸出方程3、電路的狀態(tài)轉(zhuǎn)換表卡諾圖4、狀態(tài)轉(zhuǎn)換圖5、時(shí)序圖5.2.2異步時(shí)序邏輯電路的分析方法各觸發(fā)器的時(shí)鐘不同時(shí)發(fā)生例：1、根據(jù)邏輯圖寫驅(qū)動(dòng)方程2、將驅(qū)動(dòng)方程代入3、狀態(tài)轉(zhuǎn)換圖狀態(tài)轉(zhuǎn)換表5.3寄存器5.3.1數(shù)碼寄存器①邏輯功能：將數(shù)碼或運(yùn)算結(jié)果或指令信息（用二進(jìn)制表示）暫時(shí)存放起來。②組成：由觸發(fā)器和門電路組成。具有接受數(shù)據(jù)、存放數(shù)據(jù)、輸出數(shù)據(jù)功能。③分類：數(shù)碼寄存器和移位寄存器。①存放二進(jìn)制數(shù)碼的寄存器稱為數(shù)碼寄存器②寄存器中的觸發(fā)器只要求具有置1、置0的功能③可用同步RS結(jié)構(gòu)觸發(fā)器、主從結(jié)構(gòu)或邊沿結(jié)構(gòu)的觸發(fā)器組成數(shù)碼寄存器維-阻觸發(fā)器結(jié)構(gòu)的74LS175CC4076（三態(tài)輸出的4位寄存器）5.3.2移位寄存器一、右移移位寄存器①可實(shí)現(xiàn)數(shù)據(jù)的并行-串行轉(zhuǎn)換②若把串入端和串出端連接在一起，則構(gòu)成右移環(huán)移寄存器二、左移移位寄存器器件實(shí)例：74LS194，左/右移，并行輸入，保持，異步置零等功能三、雙向移位寄存器工作狀態(tài)0XX置零100保持101右移110左移111并行輸入例：清零后連續(xù)加入CP脈沖，分析其邏輯功能。解：S0S1=01，所以74LS194執(zhí)行右移邏輯功能。

DIR=，因此狀態(tài)轉(zhuǎn)換方程為：擴(kuò)展應(yīng)用（四位八位）5.4計(jì)數(shù)器用于計(jì)數(shù)、分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖等分類：按時(shí)鐘分，同步、異步 按計(jì)數(shù)過程中數(shù)字增減分，加、減和可逆 按計(jì)數(shù)器中的數(shù)字編碼分，二進(jìn)制、二-十進(jìn)制和 循環(huán)碼…

按計(jì)數(shù)容量分，十進(jìn)制，60進(jìn)制…“?！保河?jì)數(shù)器所能記憶的最大脈沖個(gè)數(shù)5.4.1、同步計(jì)數(shù)器同步二進(jìn)制加法計(jì)數(shù)器①原理：根據(jù)二進(jìn)制加法運(yùn)算規(guī)則可知：在多位二進(jìn)制數(shù)末位加1，若第i位以下皆為1時(shí)，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：器件實(shí)例：74LS161工作狀態(tài)X0XXX置0（異步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)2.同步二進(jìn)制減法計(jì)數(shù)器原理：根據(jù)二進(jìn)制減法運(yùn)算規(guī)則可知：在多位二進(jìn)制數(shù)末位減1，若第i位以下皆為0時(shí)，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：3.同步二進(jìn)制可逆計(jì)數(shù)器解決方案：將加法計(jì)數(shù)器和減法計(jì)數(shù)器合并，再通過一根加/減控制線來選擇加法或減法器件實(shí)例74LS191功能表：5.4.2同步十進(jìn)制計(jì)數(shù)器基本原理：在四位二進(jìn)制計(jì)數(shù)器基礎(chǔ)上修改，當(dāng)計(jì)到1001時(shí)，則下一個(gè)cp電路狀態(tài)回到0000。一、加法計(jì)數(shù)器二、減法計(jì)數(shù)器基本原理：對二進(jìn)制減法計(jì)數(shù)器進(jìn)行修改，在