計(jì)算機(jī)組成原理存儲(chǔ)器課件舉例講解

計(jì)算機(jī)組成原理存儲(chǔ)器課件舉例講解第一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二目錄3.1存儲(chǔ)器概述 （理解）3.2SRAM存儲(chǔ)器 （理解）3.3DRAM存儲(chǔ)器 （掌握）3.4只讀存儲(chǔ)器和閃速存儲(chǔ)器 （理解）3.5并行存儲(chǔ)器 （理解）3.6CACHE存儲(chǔ)器 （掌握）第二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二學(xué)習(xí)要求理解存儲(chǔ)系統(tǒng)的基本概念熟悉主存的主要技術(shù)指標(biāo)掌握主存儲(chǔ)器與CPU的連接方法理解Cache的基本概念及工作原理掌握Cache-主存地址映射方法第三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1存儲(chǔ)器概述3.1.1存儲(chǔ)器分類3.1.2存儲(chǔ)器的分級(jí)結(jié)構(gòu)3.1.3存儲(chǔ)器的技術(shù)指標(biāo)第四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1.1存儲(chǔ)器分類（1/3）按存儲(chǔ)介質(zhì)分半導(dǎo)體存儲(chǔ)器：用半導(dǎo)體器件(MOS管)組成的存儲(chǔ)器；磁表面存儲(chǔ)器：用磁性材料(磁化作用)做成的存儲(chǔ)器；光盤存儲(chǔ)器：用光介質(zhì)(光學(xué)性質(zhì))構(gòu)成的存儲(chǔ)器；按存取方式分隨機(jī)存儲(chǔ)器：存取時(shí)間和存儲(chǔ)單元的物理位置無(wú)關(guān)；順序存儲(chǔ)器：存取時(shí)間和存儲(chǔ)單元的物理位置有關(guān)；半順序存儲(chǔ)器：存取時(shí)間部分地依賴于存儲(chǔ)單元的物理位置；系統(tǒng)主存、Cache軟盤硬盤磁帶光盤半導(dǎo)體存儲(chǔ)器磁帶磁盤存儲(chǔ)器第五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1.1存儲(chǔ)器分類（2/3）按存儲(chǔ)內(nèi)容可變性分只讀存儲(chǔ)器(ROM)只能讀出而不能寫(xiě)入的半導(dǎo)體存儲(chǔ)器；隨機(jī)讀寫(xiě)存儲(chǔ)器(RAM)：既能讀出又能寫(xiě)入的半導(dǎo)體存儲(chǔ)器；按信息易失性分易失性存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器；非易失性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器；半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器磁盤光盤第六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1.1存儲(chǔ)器分類（3/3）按在計(jì)算機(jī)系統(tǒng)中的作用分主存儲(chǔ)器能夠被CPU直接訪問(wèn)，速度較快，用于保存系統(tǒng)當(dāng)前運(yùn)行所需的所有程序和數(shù)據(jù)；輔助存儲(chǔ)器不能被CPU直接訪問(wèn)，速度較慢，用于保存系統(tǒng)中的所有的程序和數(shù)據(jù)；高速緩沖存儲(chǔ)器（Cache）能夠被CPU直接訪問(wèn)，速度快，用于保存系統(tǒng)當(dāng)前運(yùn)行中頻繁使用的程序和數(shù)據(jù)；控制存儲(chǔ)器CPU內(nèi)部的存儲(chǔ)單元。半導(dǎo)體存儲(chǔ)器磁盤、光盤存儲(chǔ)器半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器第七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1.2存儲(chǔ)器的分級(jí)結(jié)構(gòu)動(dòng)畫(huà)演示：3-1.swf第八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二CPU緩存主存輔存緩存－主存層次主存－輔存層次3.1.2存儲(chǔ)器的分級(jí)結(jié)構(gòu)（1/2）系統(tǒng)對(duì)存儲(chǔ)器的要求：大容量、高速度、低成本三級(jí)存儲(chǔ)系統(tǒng)結(jié)構(gòu)1、加上cache的目的為提高速度2、內(nèi)存包括cache和主存1、降低了成本，擴(kuò)大了容量2、虛存系統(tǒng)包括主存和輔存在CPU看來(lái)，容量相當(dāng)于輔存容量，速度相當(dāng)于CACHE速度。第九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1.2存儲(chǔ)器的分級(jí)結(jié)構(gòu)（2/2）存儲(chǔ)器分級(jí)結(jié)構(gòu)中應(yīng)解決的問(wèn)題：當(dāng)需從輔存中尋找指定內(nèi)容調(diào)入主存時(shí)，如何準(zhǔn)確定位？依靠相應(yīng)的輔助軟硬件。當(dāng)CPU訪問(wèn)cache，而待訪問(wèn)內(nèi)容不在cache中時(shí)，應(yīng)如何處理？從主存向cache中調(diào)入相應(yīng)內(nèi)容。以上過(guò)程均由操作系統(tǒng)管理。第十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1.3主存儲(chǔ)器的技術(shù)指標(biāo)——存儲(chǔ)容量存儲(chǔ)容量：指存儲(chǔ)器能存放二進(jìn)制代碼的總數(shù)。存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)×存儲(chǔ)字長(zhǎng)用a×b表示存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)×存儲(chǔ)字長(zhǎng)/8單位為B（字節(jié)）要求：

已知存儲(chǔ)容量，能計(jì)算出該存儲(chǔ)器的地址線和數(shù)據(jù)線的根數(shù)。例如某機(jī)存儲(chǔ)容量為2K×16，則該系統(tǒng)所需的地址線為

根，數(shù)據(jù)線位數(shù)為

根。1116第十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.1.3主存儲(chǔ)器的技術(shù)指標(biāo)——存儲(chǔ)速度存取時(shí)間(訪問(wèn)時(shí)間)從啟動(dòng)一次訪問(wèn)操作到完成該操作為止所經(jīng)歷的時(shí)間；以ns為單位，存取時(shí)間又分讀出時(shí)間、寫(xiě)入時(shí)間兩種。存取周期存儲(chǔ)器連續(xù)啟動(dòng)兩次獨(dú)立的訪問(wèn)操作所需的最小間隔時(shí)間。以ns為單位，存取周期=存取時(shí)間+復(fù)原時(shí)間。存儲(chǔ)器帶寬每秒從存儲(chǔ)器進(jìn)出信息的最大數(shù)量；單位為位/秒或者字節(jié)/秒。第十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二求存儲(chǔ)器帶寬的例子設(shè)某存儲(chǔ)系統(tǒng)的存取周期為500ns，每個(gè)存取周期可訪問(wèn)16位，則該存儲(chǔ)器的帶寬是多少？存儲(chǔ)帶寬=每周期的信息量/周期時(shí)長(zhǎng)

=16位/(500╳10-9)秒

=3.2╳107位/秒

=32╳106位/秒=32M位/秒第十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.2SRAM存儲(chǔ)器3.2.0主存儲(chǔ)器的構(gòu)成3.2.1基本的靜態(tài)存儲(chǔ)元陣列3.2.2基本的SRAM邏輯結(jié)構(gòu)3.2.3讀/寫(xiě)周期波形圖第十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.2.0主存儲(chǔ)器的構(gòu)成靜態(tài)RAM（SRAM）由MOS電路構(gòu)成的雙穩(wěn)觸發(fā)器保存二進(jìn)制信息；優(yōu)點(diǎn)：訪問(wèn)速度快，只要不掉電可以永久保存信息；缺點(diǎn)：集成度低，功耗大，價(jià)格高；動(dòng)態(tài)RAM（DRAM）由MOS電路中的柵極電容保存二進(jìn)制信息；優(yōu)點(diǎn)：集成度高，功耗約為SRAM的1/6，價(jià)格低；缺點(diǎn)：訪問(wèn)速度慢，電容的放電作用會(huì)使信息丟失，要長(zhǎng)期保存數(shù)據(jù)必須定期刷新存儲(chǔ)單元；主要種類有：SDRAM、DDRSDRAM主要用于構(gòu)成Cache主要用于構(gòu)成系統(tǒng)主存第十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二主存和CPU的聯(lián)系MDRMARCPU主存地址總線數(shù)據(jù)總線讀寫(xiě)第十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二基本存儲(chǔ)元6個(gè)MOS管形成一位存儲(chǔ)元；非易失性的存儲(chǔ)元64×4位的SRAM結(jié)構(gòu)圖存儲(chǔ)體排列成存儲(chǔ)元陣列，不一定以存儲(chǔ)單元形式組織；芯片封裝后，3種外部信號(hào)線地址線：2n個(gè)單元，對(duì)應(yīng)有n根地址線；地址信號(hào)經(jīng)過(guò)譯碼電路，產(chǎn)生每個(gè)單元的字線選通信號(hào)；數(shù)據(jù)線：每個(gè)單元m位，對(duì)應(yīng)有m根數(shù)據(jù)線；控制線：讀寫(xiě)控制信號(hào)

=1，為讀操作；=0，為寫(xiě)操作；3.2.1基本的靜態(tài)存儲(chǔ)元陣列動(dòng)畫(huà)演示：3-2.swfR/WR/WR/W第十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二六管SRAM存儲(chǔ)元電路

位線/D位線D第十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二第十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二譯碼驅(qū)動(dòng)方式方法1：?jiǎn)巫g碼被選單元由字線直接選定；適用容量較小的存儲(chǔ)芯片。方法2：雙譯碼被選單元由X、Y兩個(gè)方向的地址決定。3.2.2基本SRAM存儲(chǔ)器邏輯結(jié)構(gòu)動(dòng)畫(huà)演示：

雙地址譯碼器.swf第二十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二SRAM存儲(chǔ)器的組成（1/2）存儲(chǔ)體存儲(chǔ)單元的集合，按位將各存儲(chǔ)元組織成一個(gè)存儲(chǔ)矩陣；大容量存儲(chǔ)器中，通常用雙譯碼方式來(lái)選擇存儲(chǔ)單元。地址譯碼器將CPU發(fā)出的地址信息轉(zhuǎn)換成存儲(chǔ)元選通信號(hào)的電路。譯碼驅(qū)動(dòng)器X選擇線上用于增強(qiáng)驅(qū)動(dòng)能力的電路。I/O電路一般包括讀寫(xiě)電路和放大電路。第二十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二SRAM存儲(chǔ)器的組成（2/2）片選用于決定當(dāng)前芯片是否被CPU選中，進(jìn)行訪問(wèn)。讀/寫(xiě)控制電路決定對(duì)選中存儲(chǔ)單元所要進(jìn)行訪問(wèn)的類型(讀/寫(xiě))。輸出驅(qū)動(dòng)電路增強(qiáng)數(shù)據(jù)總線的驅(qū)動(dòng)能力。第二十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二存儲(chǔ)體讀寫(xiě)電路MDR數(shù)據(jù)總線驅(qū)動(dòng)器譯碼器MAR地址總線???????????????控制電路讀寫(xiě)SRAM存儲(chǔ)器的邏輯結(jié)構(gòu)簡(jiǎn)圖第二十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二32K×8位的SRAM邏輯結(jié)構(gòu)圖動(dòng)畫(huà)演示：3-3.swfX方向：8根地址線輸出選中256行Y方向：7根地址線輸出選中128列輸入輸出時(shí)分別打開(kāi)不同的緩沖器輸入輸出時(shí)分別打開(kāi)不同的緩沖器讀寫(xiě)、選通控制三維存儲(chǔ)陣列結(jié)構(gòu)第二十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二Intel2114靜態(tài)RAM芯片是1K×4的存儲(chǔ)器外部結(jié)構(gòu)地址總線10根（A0～A9）數(shù)據(jù)總線4根（D0～D3）片選信號(hào)/CS，寫(xiě)允許信號(hào)/WE0—寫(xiě)，1—讀內(nèi)部存儲(chǔ)矩陣結(jié)構(gòu)64×64方陣，共有4096個(gè)六管存儲(chǔ)元電路；采用雙譯碼方式A3～A8（6根）用于行譯碼→64行選擇線;A0～A2,A9用于列譯碼→16條列選擇線;每條列選擇線同時(shí)接4個(gè)存儲(chǔ)元（共16×4=64列）靜態(tài)RAM芯片舉例——Intel2114Intel2114ABA0～A9DBD0～D3CSWE第二十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二2114邏輯結(jié)構(gòu)圖第二十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.2.3讀、寫(xiě)周期波形圖存儲(chǔ)器讀/寫(xiě)的原則讀/寫(xiě)信號(hào)要在地址和片選均起作用，并經(jīng)過(guò)一段時(shí)間后有效；讀寫(xiě)信號(hào)有效期間不允許地址、數(shù)據(jù)發(fā)生變化；地址、數(shù)據(jù)要維持整個(gè)周期內(nèi)有效；讀周期時(shí)間（tRC）、寫(xiě)周期時(shí)間（tWC）存儲(chǔ)器進(jìn)行兩次連續(xù)的讀/寫(xiě)操作所必須的間隔時(shí)間；大于實(shí)際的讀出/寫(xiě)入時(shí)間；第二十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二SRAM存儲(chǔ)器的讀周期讀周期操作過(guò)程CPU發(fā)出有效的地址信號(hào)

譯碼電路延遲產(chǎn)生有效的片選信號(hào)在讀信號(hào)控制下，從存儲(chǔ)單元中讀出數(shù)據(jù)各控制信號(hào)撤銷（地址信號(hào)稍晚），數(shù)據(jù)維持一段時(shí)間讀出時(shí)間（tAQ）從地址有效到外部數(shù)據(jù)總線上的數(shù)據(jù)信息穩(wěn)定所經(jīng)歷的時(shí)間片選有效時(shí)間（tEQ）、讀控制有效時(shí)間（tGQ）片選信號(hào)、讀控制信號(hào)所需要維持的最短時(shí)間，二者相等；從地址譯碼后，到數(shù)據(jù)穩(wěn)定的時(shí)間間隔；存儲(chǔ)器的讀周期時(shí)序第二十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二第二十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二SRAM存儲(chǔ)器的寫(xiě)周期寫(xiě)周期操作過(guò)程CPU發(fā)出有效的地址信號(hào)，并提供所要寫(xiě)入的數(shù)據(jù)

譯碼電路延遲產(chǎn)生有效的片選信號(hào)在寫(xiě)信號(hào)控制下，將數(shù)據(jù)寫(xiě)入存儲(chǔ)單元中

各控制信號(hào)撤銷（地址信號(hào)稍晚），數(shù)據(jù)維持一段時(shí)間寫(xiě)入時(shí)間（tWD）地址控制信號(hào)穩(wěn)定后，到數(shù)據(jù)寫(xiě)入存儲(chǔ)器所經(jīng)歷的時(shí)間；維持時(shí)間（thD）讀控制信號(hào)失效后的數(shù)據(jù)維持時(shí)間；存儲(chǔ)器的寫(xiě)周期時(shí)序第三十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二第三十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二課本P70【例1】

下圖是SRAM的寫(xiě)入時(shí)序圖。R/W是讀/寫(xiě)命令控制線，當(dāng)R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器。請(qǐng)指出下圖寫(xiě)入時(shí)序中的錯(cuò)誤，并畫(huà)出正確的寫(xiě)入時(shí)序圖。R/W#信號(hào)必須在地址和數(shù)據(jù)穩(wěn)定時(shí)有效一個(gè)寫(xiě)周期中地址不允許改變一個(gè)寫(xiě)操作中數(shù)據(jù)不允許改變第三十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二正確的SRAM的寫(xiě)入時(shí)序圖第三十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3DRAM存儲(chǔ)器動(dòng)態(tài)RAM（DRAM）因?yàn)樵摯鎯?chǔ)器必須定時(shí)刷新，才能維持其中的信息不變；DRAM的存儲(chǔ)元由MOS晶體管和電容組成的記憶電路；電容上的電量來(lái)表現(xiàn)存儲(chǔ)的信息；充電—1，放電—0。結(jié)構(gòu)形式四管存儲(chǔ)元單管存儲(chǔ)元第三十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二四管存儲(chǔ)元單管存儲(chǔ)元第三十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.1DRAM存儲(chǔ)元的記憶原理1.讀出時(shí)位線有電流為“1”位線（數(shù)據(jù)線）CsT行線（字線）012.寫(xiě)入時(shí)CS充電為“1”

放電為“0”T無(wú)電流有電流動(dòng)畫(huà)演示：

ch03/3-6.swf第三十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.2DRAM芯片的邏輯結(jié)構(gòu)外部地址引腳比SRAM減少一半;送地址信息時(shí)，分行地址和列地址分別傳送；內(nèi)部結(jié)構(gòu)：比SRAM復(fù)雜刷新電路：用于存儲(chǔ)元的信息刷新；行、列地址鎖存器：用于保存完整的地址信息；行選通信號(hào)（RowAddressStrobe）列選通信號(hào)（ColumnsAddressStrobe）DRAM的讀寫(xiě)周期與SRAM的讀寫(xiě)周期相似，只是地址總線上的信號(hào)有所不同；在同一個(gè)讀寫(xiě)周期內(nèi)發(fā)生變化，分別為行地址、列地址；存儲(chǔ)芯片集成度高，體積小RASCAS第三十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二DRAM控制電路的構(gòu)成地址多路開(kāi)關(guān)刷新時(shí)需要提供刷新地址，非刷新時(shí)需提供讀寫(xiě)地址；刷新定時(shí)器間隔固定的時(shí)間提供一次刷新請(qǐng)求；刷新地址計(jì)數(shù)器刷新按行進(jìn)行，用于提供對(duì)所要刷新的行進(jìn)行計(jì)數(shù)；仲裁電路對(duì)同時(shí)產(chǎn)生的來(lái)自CPU的訪問(wèn)存儲(chǔ)器的請(qǐng)求和來(lái)自刷新定時(shí)器的刷新請(qǐng)求的優(yōu)先權(quán)進(jìn)行裁定；定時(shí)發(fā)生器提供行地址選通/RAS、列地址選通/CAS和寫(xiě)信號(hào)/WE。動(dòng)畫(huà)演示：3-7.swf第三十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二寫(xiě)時(shí)序行地址RAS有效WE為高電平，讀有效數(shù)據(jù)

DOUT有效數(shù)據(jù)

DIN有效讀時(shí)序行地址RAS有效寫(xiě)允許WE有效(低)列地址CAS有效列地址CAS有效行、列地址分開(kāi)傳送1）/CAS滯后于/RAS的時(shí)間必須要超過(guò)規(guī)定值；2）/RAS和/CAS的正負(fù)電平的寬度應(yīng)大于規(guī)定值；動(dòng)畫(huà)演示：

ch03/3-8.swf3.3.3讀/寫(xiě)周期第三十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二讀出放大器讀出放大器讀出放大器…………………………06364127128根行線CS01271128列選擇讀/寫(xiě)線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCS4116(16K×1位)芯片讀過(guò)程…630I/O緩沖輸出驅(qū)動(dòng)OUTD讀出放大器讀出放大器讀出放大器……第四十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二讀出放大器讀出放大器讀出放大器…………………………06364127128根行線CS01271128列選擇讀/寫(xiě)線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCS…4116(16K×1位)芯片寫(xiě)過(guò)程數(shù)據(jù)輸入I/O緩沖I/O緩沖DIN讀出放大器讀出放大器630第四十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.3刷新周期刷新的原因DRAM的基本存儲(chǔ)元——電容，會(huì)隨著時(shí)間和溫度而減少；必須定期地對(duì)所有存儲(chǔ)元刷新，以保持原來(lái)的信息。刷新（再生）在固定時(shí)間內(nèi)對(duì)所有存儲(chǔ)單元，通過(guò)“讀出(不輸出)—寫(xiě)入”的方式恢復(fù)信息的操作過(guò)程；刷新方式以存儲(chǔ)矩陣的行為單位刷新；故刷新計(jì)數(shù)器的長(zhǎng)度與DRAM的行數(shù)相同；刷新周期從上一次對(duì)整個(gè)M刷新結(jié)束到下一次對(duì)整個(gè)M全部刷新一遍為止的時(shí)間。刷新過(guò)程中存儲(chǔ)器不能進(jìn)行正常的讀寫(xiě)訪問(wèn)第四十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二DRAM的刷新方式集中式刷新在一個(gè)刷新周期內(nèi)，利用一段固定時(shí)間，依次對(duì)存儲(chǔ)矩陣的所有行逐一刷新，在此期間停止對(duì)存儲(chǔ)器的讀/寫(xiě)操作；存在死區(qū)時(shí)間，會(huì)影響CPU的訪存操作；分散式刷新將每個(gè)系統(tǒng)工作周期分為兩部分，前半部分用于DRAM讀/寫(xiě)/保持，后半部分用于刷新存儲(chǔ)器的一行；系統(tǒng)存取時(shí)間延長(zhǎng)一倍，導(dǎo)致系統(tǒng)變慢；異步式刷新在一個(gè)刷新周期內(nèi)，分散地刷新存儲(chǔ)器的所有行；既不會(huì)產(chǎn)生明顯的讀寫(xiě)停頓，也不會(huì)延長(zhǎng)系統(tǒng)的存取周期；第四十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用集中式刷新方式，試分析其刷新過(guò)程?！八罆r(shí)間率”為128/4000×100%=3.2%“死區(qū)”時(shí)間為0.5μs×128=64μs周期序號(hào)tc012387138720tctctctc399901127讀/寫(xiě)或維持刷新3872個(gè)周期（1936μs）刷新時(shí)間間隔（2ms）???????tctc??????128個(gè)周期(64μs)第四十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用分散式刷新方式，試分析其刷新過(guò)程。存取周期延長(zhǎng)一倍，為1μs；前0.5μs用于讀寫(xiě)，后0.5μs用于刷新一行W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個(gè)讀寫(xiě)周期存取周期tC=tM+tR讀寫(xiě)刷新無(wú)“死區(qū)”時(shí)間刷新周期為1μs×128行＝128μs1行的刷新時(shí)間存儲(chǔ)體的行數(shù)遠(yuǎn)小于2ms，沒(méi)有必要第四十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二【例】設(shè)某存儲(chǔ)器的存儲(chǔ)矩陣為128×128，存取周期為0.5μs，RAM刷新周期為2ms，若采用異步式刷新方式，試分析其刷新過(guò)程。若每隔2ms/128=15.6μs刷新一行每隔15.6μs產(chǎn)生一個(gè)刷新請(qǐng)求信號(hào)；每31.2（≈31）個(gè)工作周期中做刷新一行存儲(chǔ)器的操作。周期序號(hào)012

30tMtR讀/寫(xiě)30周期，刷新1周期31個(gè)周期（15.5μs）???tMtM???

29012

30tMtR31個(gè)周期（15.5μs）???tMtM???

29讀/寫(xiě)30周期，刷新1周期第四十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二DRAMSRAM存儲(chǔ)原理集成度芯片引腳功耗價(jià)格速度刷新電容觸發(fā)器高低少多小大低高慢快有無(wú)動(dòng)態(tài)RAM和靜態(tài)RAM的比較第四十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.4存儲(chǔ)器容量的擴(kuò)充單個(gè)存儲(chǔ)芯片的容量有限，實(shí)際存儲(chǔ)器由多個(gè)芯片擴(kuò)展而成；存儲(chǔ)器（存儲(chǔ)芯片）與CPU的連接數(shù)據(jù)、地址、控制三總線連接；多個(gè)存儲(chǔ)芯片CPU不是一一對(duì)應(yīng)連接關(guān)注存儲(chǔ)芯片與CPU的外部引腳存儲(chǔ)器容量擴(kuò)充方式位擴(kuò)展、字?jǐn)U展、字位擴(kuò)展MDRMARCPU主存地址總線數(shù)據(jù)總線讀寫(xiě)SRAM、DRAM、ROM均可進(jìn)行容量擴(kuò)展第四十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二存儲(chǔ)芯片與CPU的引腳存儲(chǔ)芯片的外部引腳數(shù)據(jù)總線：位數(shù)與存儲(chǔ)單元字長(zhǎng)相同，用于傳送數(shù)據(jù)信息；地址總線：位數(shù)與存儲(chǔ)單元個(gè)數(shù)為2n關(guān)系，用于選擇存儲(chǔ)單元；讀寫(xiě)信號(hào)/WE：決定當(dāng)前對(duì)芯片的訪問(wèn)類型；片選信號(hào)/CS：決定當(dāng)前芯片是否正在被訪問(wèn)；CPU與存儲(chǔ)器連接的外部引腳數(shù)據(jù)總線：位數(shù)與機(jī)器字長(zhǎng)相同，用于傳送數(shù)據(jù)信息；地址總線：位數(shù)與系統(tǒng)中可訪問(wèn)單元個(gè)數(shù)為2n的關(guān)系，用于選擇訪問(wèn)單元；讀寫(xiě)信號(hào)/WE：決定當(dāng)前CPU的訪問(wèn)類型；訪存允許信號(hào)/MREQ：決定是否允許CPU訪問(wèn)存儲(chǔ)器；第四十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二存儲(chǔ)器容量的位擴(kuò)展存儲(chǔ)單元數(shù)不變，每個(gè)單元的位數(shù)（字長(zhǎng)）增加；例如：由1K×4的存儲(chǔ)芯片構(gòu)成1K×8的存儲(chǔ)器存儲(chǔ)芯片與CPU的引腳連接方法：地址線：各芯片的地址線直接與CPU地址線連接；數(shù)據(jù)線：各芯片的數(shù)據(jù)線分別與CPU數(shù)據(jù)線的不同位連接；片選及讀寫(xiě)線：各芯片的片選及讀寫(xiě)信號(hào)直接與CPU的訪存及讀寫(xiě)信號(hào)連接；注意：

CPU對(duì)該存儲(chǔ)器的訪問(wèn)是對(duì)各位擴(kuò)展芯片的同一單元的同時(shí)訪問(wèn)。1K×4存儲(chǔ)芯片A0~A9D0~D31K×8存儲(chǔ)器A0~A9D0~D7第五十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二D7D0CSWEA9~A01K×41K×410由1K×4的存儲(chǔ)芯片構(gòu)成1K×8的存儲(chǔ)器第五十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二由8K×1位的芯片構(gòu)成8K×8位的存儲(chǔ)器第五十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二存儲(chǔ)器容量的字?jǐn)U展字?jǐn)U展：每個(gè)單元位數(shù)不變，總的單元個(gè)數(shù)增加。例如：用1K×8的存儲(chǔ)芯片構(gòu)成2K×8的存儲(chǔ)器存儲(chǔ)芯片與CPU的引腳連接方法：地址線：各芯片的地址線與CPU的低位地址線直接連接；數(shù)據(jù)線：各芯片的數(shù)據(jù)線直接與CPU數(shù)據(jù)線連接；讀寫(xiě)線：各芯片的讀寫(xiě)信號(hào)直接與CPU的讀寫(xiě)信號(hào)連接；片選信號(hào)：各芯片的片選信號(hào)由CPU的高位地址和訪存信號(hào)產(chǎn)生；注意：

CPU對(duì)該存儲(chǔ)器的訪問(wèn)是對(duì)某一字?jǐn)U展芯片的一個(gè)單元的訪問(wèn)。1K×8存儲(chǔ)芯片A0~A9D0~D72K×8存儲(chǔ)器A0~A10D0~D7第五十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二

1K×8

1K×81D7~D0A0~A9108A10低位的地址線與各芯片的地址線并聯(lián)；多余的高位地址線用來(lái)產(chǎn)生相應(yīng)的片選信號(hào)。WE由1K×8的存儲(chǔ)芯片構(gòu)成2K×8的存儲(chǔ)器CSCS第五十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二16K×8的存儲(chǔ)芯片：地址線14根，數(shù)據(jù)線8根，/CS，/WECPU的引腳：地址線16根，數(shù)據(jù)線8根，/MERQ，/WECPU的最高2位地址和/MREQ信號(hào)產(chǎn)生4個(gè)芯片的片選信號(hào)；4個(gè)存儲(chǔ)芯片構(gòu)成存儲(chǔ)器的地址分配：第1片

0000000000000000

0011111111111111即0000H～3FFFH第2片

0100000000000000

0111111111111111即4000H～7FFFH第3片

1000000000000000

1011111111111111即8000H～BFFFH第4片

1100000000000000

1111111111111111即C000H～FFFFH

用16K×8的芯片構(gòu)成64K×8的存儲(chǔ)器16K×816K×816K×816K×80000H3FFFH4000H7FFFH8000H0BFFFH0FFFFH0C000H第五十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二譯碼器/MREQA14A15/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE/CS16K×8/WE????????????A0A13/WED0~D7D0~D7D0~D7D0~D7D0~D7存儲(chǔ)芯片的字?jǐn)U展連接圖作為譯碼器的使能信號(hào)作為譯碼器的地址輸入信號(hào)第五十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二字位擴(kuò)展：每個(gè)單元位數(shù)和總的單元個(gè)數(shù)都增加。例如：用1K×4的存儲(chǔ)芯片構(gòu)成2K×8的存儲(chǔ)器擴(kuò)展方法先進(jìn)行位擴(kuò)展，形成滿足位要求的存儲(chǔ)芯片組；再使用存儲(chǔ)芯片組進(jìn)行字?jǐn)U展。要求：能夠計(jì)算出字位擴(kuò)展所需的存儲(chǔ)芯片的數(shù)目。例如：用L×K的芯片構(gòu)成M×N的存儲(chǔ)系統(tǒng)；所需芯片總數(shù)為M/L×N/K片。存儲(chǔ)芯片的字位擴(kuò)展1K×4存儲(chǔ)芯片A0~A9D0~D32K×8存儲(chǔ)器A0~A10D0~D7第五十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二共需要幾塊芯片，進(jìn)行如何擴(kuò)展？8片2M×8的SRAM芯片進(jìn)行字?jǐn)U展；數(shù)據(jù)線怎么連？各芯片的數(shù)據(jù)線均直接與CPU的8位數(shù)據(jù)總線連接；地址線怎么連？各芯片的地址線均直接與CPU的最低21位地址線連接；控制線怎么連？讀寫(xiě)信號(hào)直接連接；剩余的高3位地址線和/MREQ和譯碼產(chǎn)生各芯片的片選信號(hào)/CS；【練習(xí)】用2M×8的SRAM芯片構(gòu)成一個(gè)16M×8的存儲(chǔ)器，請(qǐng)回答以下問(wèn)題：第五十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二存儲(chǔ)器與CPU的連接補(bǔ)充例子做題思路：審題確定所需擴(kuò)展的類型，選擇合適的存儲(chǔ)芯片；原則：盡量作簡(jiǎn)單的擴(kuò)展（位擴(kuò)展—字?jǐn)U展—字位擴(kuò)展）分析存儲(chǔ)芯片和CPU的引腳特性（地址范圍、地址線數(shù)目、容量要求等），確定引腳的連接；尤其是在進(jìn)行字?jǐn)U展時(shí)，特別注意片選信號(hào)的產(chǎn)生。3-8譯碼器74LS138、雙2-4譯碼器74LS139畫(huà)出邏輯連接圖，作必要的分析說(shuō)明。第五十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二74LS138譯碼器用于地址譯碼的3-8譯碼器；輸入3位地址信號(hào)，譯碼產(chǎn)生8個(gè)不同的選通輸出；外部的結(jié)構(gòu)圖引腳作用：輸入信號(hào)A、B、C

引入所要譯碼的三位地址信號(hào)輸出信號(hào)/Y0~/Y7

對(duì)應(yīng)每一個(gè)存儲(chǔ)單元，低電平有效使能信號(hào)G1、/G2A、/G2B

：

當(dāng)且僅當(dāng)G1＝1、/G2A

＝0、/G2B

＝0時(shí)，譯碼器正常工作Y5Y6G2BG2AG1ABCY0Y1Y2Y3Y4Y7使能控制端地址輸入端選通輸出端第六十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二74LS138譯碼器邏輯功能表第六十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二74LS138譯碼器內(nèi)部結(jié)構(gòu)圖第六十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二74LS139譯碼器用于地址譯碼的2-4譯碼器；輸入2位地址信號(hào)，譯碼產(chǎn)生4個(gè)不同的選通輸出；外部的結(jié)構(gòu)圖引腳作用：輸入信號(hào)A、B

引入所要譯碼的兩位地址信號(hào)；輸出信號(hào)/Y0~/Y3

對(duì)應(yīng)每一個(gè)存儲(chǔ)單元，低電平有效；使能信號(hào)/G：

當(dāng)且僅當(dāng)/G＝0時(shí)，譯碼器正常工作；使能控制端地址輸入端選通輸出端2Y12Y2G1G21A1B1Y01Y11Y21Y32Y02Y32A2B第六十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二74LS139譯碼器的邏輯功能表第六十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二存儲(chǔ)器地址段分析：

A15…A11A10A9……A0

0110

0

00000000000

0110

0

11111111111

0110

1

0

0000000000

0110

1

0

1111111111存儲(chǔ)芯片選擇系統(tǒng)程序區(qū)：1片2K×8ROM用戶程序區(qū)：2片1K×4RAM，做位擴(kuò)展

例1.設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用/MREQ作訪存控制信號(hào)

現(xiàn)有下列芯片：1K×4RAM；4K×8RAM；8K×8RAM；2K×8ROM；4K×8ROM；8K×8ROM及74LS138等電路

要求：構(gòu)成地址為6000~67FFH的系統(tǒng)程序區(qū)、地址為6800~6BFFH的用戶程序區(qū)，選擇芯片并畫(huà)出邏輯連接圖。系統(tǒng)程序區(qū)2K×8位用戶程序區(qū)1K×8位再做字?jǐn)U展6000H67FFH6800H6BFFH第六十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二芯片及引腳分析2K×8ROM地址線：A0~A10數(shù)據(jù)線：D0~D7控制線：/CS1K×4RAM地址線：A0~A9數(shù)據(jù)線：D0~D3控制線：/CS、/WECPU地址線：A0~A15數(shù)據(jù)線：D0~D7控制線：/WE、/MREQ2K×8ROMA0~A10D0~D7/CS/CS1K×4RAMA0~A9D0~D3/WEA15～A1101100A15～A10011010A15～A120110應(yīng)使用A15～A11作為地址譯碼信號(hào)，產(chǎn)生各存儲(chǔ)芯片的/CS第六十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二邏輯連接圖1K×4RAMA9~A0D3~D0/WE/CS1K×4RAMA9~A0D3~D0/WE/CS2K×8ROMA10~A0D7~D0/CS74LS138G1/G2A/G2BCBA/Y4/Y5&CPU

A14A15/MREQA10A13A12A11A9~A0D3~D0D7~D4/WE10010011000001101第六十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二32K×16RAMA14~A0D15~D0/WE/CS32K×16RAMA14~A0D15~D0/WE/CSCPU

A15A14~A0D15~D0D31~D16/WE32K×16RAMA14~A0D15~D0/WE/CS32K×16RAMA14~A0D15~D0/WE/CS1第六十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二譯碼設(shè)計(jì)方案2&A15A14A13A12A11≥1≥1選通ROM區(qū)A10選通RAM區(qū)第六十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二可選存儲(chǔ)芯片：

1K×4RAM；4K×8RAM；8K×8RAM；

2K×8ROM；4K×8ROM；8K×8ROM；存儲(chǔ)器地址分析：最小8K系統(tǒng)程序區(qū)

0000

000000000000~0001

111111111111接下來(lái)的16K用戶程序區(qū)

0010

000000000000

~

0011

1111111111110100

000000000000

~

0101

111111111111最大4K系統(tǒng)程序工作區(qū)

1111

000000000000~1111

111111111111例2.CPU及芯片同上題，要求主存地址空間滿足：最小8K為系統(tǒng)程序區(qū)，與其相鄰的16K地址為用戶程序區(qū)，最大4K地址空間為系統(tǒng)程序工作區(qū)，劃出邏輯圖及指出芯片種類及片數(shù)。1片8K×8ROM，高3位地址為0002片8K×8RAM，高3位地址為001、0101片4K×8RAM，高4位地址為1111（哈爾濱工業(yè)大學(xué)1999年研究生試題）第七十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二邏輯連接圖4K×8RAMA11~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CSCPU

/MREQA12A15A14A13A11~A0D7~D0/WE8K×8RAMA12~A0D7~D0/WE/CS+5V74LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7000001010&111第七十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二例3.某機(jī)地址總線16根(A15～A0)，雙向數(shù)據(jù)總線8根(D7～D0)，控制總線有/MREQ(允許訪存低有效)，R/W(讀/寫(xiě))，主存地址空間分配如下：

0～8191為系統(tǒng)程序區(qū)；

8192～32767為用戶程序區(qū)；

最后2K地址空間為系統(tǒng)程序工作區(qū)；

上述地址為十進(jìn)制，按字節(jié)編址，現(xiàn)有如下芯片

ROM：8K×8位

RAM：16K×1、2K×8、4K×8、8K×8

請(qǐng)從上述芯片中選擇適當(dāng)芯片設(shè)計(jì)該計(jì)算機(jī)主存儲(chǔ)器，畫(huà)出主存儲(chǔ)器與CPU連接邏輯圖(用3:8譯碼器74LS138作片選邏輯)說(shuō)明選哪些存儲(chǔ)器芯片，選多少片？（哈爾濱工業(yè)大學(xué)1999年研究生試題）第七十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二CPU：16根地址線，8根數(shù)據(jù)線地址分配：0—8191，共8KB（8×1024）0000000000000000

～00011111111111118192—32767，共32768-8192=24576=24×1024=24KB0010000000000000

～00111111111111110100000000000000

～01011111111111110110000000000000

～0111111111111111最后2K1111100000000000

～1111111111111111分析1片8K×8ROM高3位地址為0003片8K×8RAM高3位地址分別為001、010、0111片2K×8RAM，高5位地址為11111第七十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二邏輯連接圖2K×8RAMA10~A0D7~D0/WE/CS8K×8RAMA12~A0D7~D0/WE/CS8K×8ROMA12~A0D7~D0/CS8K×8RAMA12~A0D7~D0/WE/CS+5V&8K×8RAMA12~A0D7~D0/WE/CSCPU

/MREQA11A15A14A12A10~A0D7~D0/WEA1374LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7/Y3第七十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二存儲(chǔ)器設(shè)計(jì)的連接要點(diǎn)地址線的連接用CPU的低位地址線與芯片地址線直接連接；數(shù)據(jù)線的連接用CPU的對(duì)應(yīng)位數(shù)據(jù)線與芯片的數(shù)據(jù)線直接連接；讀/寫(xiě)控制信號(hào)線的連接用CPU的讀/寫(xiě)控制信號(hào)線直接與存儲(chǔ)芯片直接連接；片選線的連接一般使用CPU的高位地址線的和CPU的訪存允許控制信號(hào)線/MREQ，經(jīng)譯碼器譯碼后產(chǎn)生各芯片的片選信號(hào)。關(guān)鍵點(diǎn)，也是最容易出錯(cuò)的地方。第七十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二09年考研真題15.某計(jì)算機(jī)主存容量為64KB，其中ROM區(qū)為4KB，其余為RAM區(qū)，按字節(jié)編址，現(xiàn)要用2K×8位的ROM芯片和4K×4位的RAM芯片來(lái)設(shè)計(jì)該存儲(chǔ)器，則需要上述規(guī)格的ROM芯片數(shù)和RAM芯片數(shù)分別是（）

A.1、15B.2、15C.1、30D.2、30D第七十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二10年考研真題15.假定用若干個(gè)2K×4位芯片組成一個(gè)8K×8位的存儲(chǔ)器，則地址0B1FH所在芯片的最小地址是（）

A.0000H

B.0600H

C.0700H

D.0800H

16、下列有關(guān)RAM和ROM的敘述中，正確的是（）

I、RAM是易失性存儲(chǔ)器，ROM是非易失性存儲(chǔ)器

II、RAM和ROM都是采用隨機(jī)存取的方式進(jìn)行信息訪問(wèn)

III、RAM和ROM都可用作CacheIV、RAM和ROM都需要進(jìn)行刷新

A.僅I和IIB.僅II和IIIC.僅I,II，IIID.僅II，III，IVDA第七十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二課堂練習(xí)1設(shè)某CPU地址總線共有16根，數(shù)據(jù)總線共有16根，已知系統(tǒng)中存儲(chǔ)器的劃分如下：

ROM區(qū)：0000H－3FFFH

RAM區(qū)：起始地址為6000H，24K×16位的RAM區(qū)域

現(xiàn)有16K×16位ROM芯片，8K×16位RAM芯片，試完成以下問(wèn)題。所需8K×16位RAM芯片的個(gè)數(shù)是多少？分析每個(gè)芯片的地址范圍，并說(shuō)明譯碼方案。畫(huà)出此存儲(chǔ)器組成邏輯框圖（包括ROM和RAM區(qū)）。第七十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二課堂練習(xí)1的解答（1/4）所需8K×16位RAM芯片的個(gè)數(shù)

(24K/8K)×(16/16)=3片分析每個(gè)芯片的地址范圍ROM區(qū)（0000H～3FFFH）

0000000000000000～0011111111111111第一個(gè)8K×8的RAM芯片（6000～7FFFH）

0110000000000000～0111111111111111第二個(gè)8K×8的RAM芯片（8000～9FFFH）

1000000000000000～1001111111111111第三個(gè)8K×8的RAM芯片（0A000～0BFFFH）

1010000000000000～1011111111111111第七十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二課堂練習(xí)1的解答（2/4）譯碼方案：（任意一種方案均為正確答案）方案1：使用A15A14A13高三位地址線通過(guò)3:8譯碼器進(jìn)行譯碼；Y0和Y1任一輸出有效均可選中ROM（異或操作）；Y3、Y4、Y5分別作為3個(gè)RAM芯片的片選信號(hào)。方案2：使用A15A14高兩位地址線通過(guò)2:4譯碼器進(jìn)行譯碼；Y0的輸出作為ROM的片選信號(hào)；Y1=0，且A13=1時(shí)，選通第一個(gè)RAM芯片；Y2=0，且A13=0時(shí)，選通第二個(gè)RAM芯片；Y2=0，且A13=1時(shí)，選通第三個(gè)RAM芯片；第八十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二課堂練習(xí)1的解答（3/4）——邏輯連接圖1＝1第八十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二課堂練習(xí)1的解答（4/4）——邏輯連接圖2第八十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二設(shè)有一存儲(chǔ)器系統(tǒng)，其原理圖如下，分析該存儲(chǔ)器系統(tǒng)。試分析各存儲(chǔ)器芯片的類型；請(qǐng)問(wèn)各存儲(chǔ)器芯片的地址范圍分別為多少？課堂練習(xí)22K×8ROM2K×8ROM2K×8RAM2K×8RAM地址范圍0000……00001……1（0~7FFH）地址范圍0010……00011……1（800H

~FFFH）地址范圍1000……01001……1（2000H

~27FFH）地址范圍1010……01011……1（2800H

~2FFFH）第八十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二設(shè)某存儲(chǔ)器中，最低的8K字的存儲(chǔ)區(qū)為ROM區(qū)，相鄰的2K字的為RAM區(qū)，主存字長(zhǎng)為16位，按字尋址方式讀寫(xiě)。擬采用8K×8的58C65芯片構(gòu)成其ROM區(qū)，采用2K×8的6116芯片構(gòu)成RAM區(qū)，請(qǐng)問(wèn)各需要多少片上述芯片？試分析各塊芯片的地址范圍，并畫(huà)出CPU與存儲(chǔ)系統(tǒng)的連接圖。練習(xí)1第八十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二練習(xí)2設(shè)某機(jī)的最大尋址范圍為16K，16位數(shù)據(jù)總線，在0~8191地址區(qū)接有3片2K×16的RAM芯片，RAM芯片的片選信號(hào)為CS#，試回答下列問(wèn)題：該機(jī)需要多少根地址線?若高位全部用于譯碼，需要對(duì)地址的高幾位進(jìn)行譯碼?第八十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二練習(xí)3已知某8位機(jī)的主存采用半導(dǎo)體存儲(chǔ)器，其地址碼為16位。若使用4K×4位的靜態(tài)RAM芯片組成該機(jī)所允許的最大主存空間，并選用模塊板結(jié)構(gòu)形式，每塊板的容量為16K×8位。共需要幾塊這樣的模塊板？每個(gè)模塊板內(nèi)共有多少片這樣的RAM芯片？主存共需多少片這樣的RAM芯片？CPU如何選擇各模塊板？（勿需畫(huà)圖，說(shuō)明即可）第八十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二某一存儲(chǔ)器系統(tǒng)的部分接線如下圖所示，請(qǐng)回答：RAM和ROM的存儲(chǔ)容量各是多少？RAM和ROM存儲(chǔ)器地址分配范圍各是多少？練習(xí)4A0~A9RAMD0~D7/CS

A0~A9A10ROMD0~D7/CS

A10A0~A9D0~D7

A11A12A13A14A15

A/Y0B/Y1C。。。/G2A/Y5/G2B/Y6G1/Y774LS138≥1第八十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二練習(xí)5設(shè)某微機(jī)的尋址范圍為32K，接有4片8K×1的存儲(chǔ)芯片，存儲(chǔ)芯片的片選信號(hào)為CS#，試回答下列問(wèn)題：需要對(duì)地址的哪幾位進(jìn)行譯碼(寫(xiě)出分析過(guò)程)?譯碼輸出應(yīng)接至RAM的什么地方?每片RAM的地址范圍是多少？（用二進(jìn)制和十六進(jìn)制標(biāo)明）。若用一片16K×1的存儲(chǔ)芯片作低地址，4片4K×1的芯片作高地址，每片RAM的地址范圍又是多少？。第八十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.5高級(jí)的DRAM結(jié)構(gòu)（1/4）FPM-DRAM（快速頁(yè)模式動(dòng)態(tài)存儲(chǔ)器）根據(jù)程序局部性原理實(shí)現(xiàn)的；快速頁(yè)模式允許在選定的行中對(duì)每一個(gè)列地址進(jìn)行連續(xù)快速的讀寫(xiě)操作。CDRAM(帶高速緩存動(dòng)態(tài)存儲(chǔ)器)EDRAM（增強(qiáng)型DRAM）在DRAM芯片上集成一定數(shù)量的SRAM(高速緩存Cache)，來(lái)提高存儲(chǔ)器性能。第八十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.5高級(jí)的DRAM結(jié)構(gòu)（2/4）SDRAM(同步動(dòng)態(tài)存儲(chǔ)器)需要與系統(tǒng)時(shí)鐘相同步的外部時(shí)鐘；非同步DRAM，CPU必須等待前者完成其內(nèi)部操作，才能開(kāi)始下一個(gè)地址的讀寫(xiě)操作；同步DRAM，在系統(tǒng)時(shí)鐘控制下SDRAM從CPU獲得地址、數(shù)據(jù)和控制信息。SDRAM連續(xù)讀寫(xiě)時(shí)可達(dá)到一個(gè)CLK一個(gè)數(shù)據(jù)；一般達(dá)到5-1-1-1（第1個(gè)數(shù)據(jù)需5個(gè)時(shí)鐘，第2-4個(gè)數(shù)據(jù)一個(gè)時(shí)鐘），比EDRAM的5-2-2-2快。第九十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.5高級(jí)的DRAM結(jié)構(gòu)（3/4）DRDRAM(接口動(dòng)態(tài)存儲(chǔ)器)與DRAM區(qū)別：引腳定義隨命令而變，同一組引腳線可以被定義成地址或控制線，其引腳數(shù)僅為正常DRAM的1/3。DDRDRAM(雙數(shù)據(jù)傳輸率同步動(dòng)態(tài)存儲(chǔ)器)在SDRAM的基礎(chǔ)上采用延時(shí)鎖相環(huán)技術(shù)提供數(shù)據(jù)選通信號(hào)對(duì)數(shù)據(jù)進(jìn)行精確定位，在時(shí)鐘脈沖的上升沿和下降沿都可傳輸數(shù)據(jù)，使數(shù)據(jù)傳輸率提高1倍。SLDRAM(同步鏈動(dòng)態(tài)存儲(chǔ)器)在原DDRDRAM基礎(chǔ)上發(fā)展起來(lái)，但I(xiàn)ntel公司不支持這種標(biāo)準(zhǔn)，故難以形成氣候。第九十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.3.5高級(jí)的DRAM結(jié)構(gòu)（4/4）VCMSRDRAM(虛擬通道存儲(chǔ)器)：由NEC公司開(kāi)發(fā)，是一種“緩沖式DRAM”；由高速寄存器進(jìn)行配置和控制。在實(shí)現(xiàn)高速數(shù)據(jù)傳輸?shù)耐瑫r(shí)，保持與傳統(tǒng)SDRAM的高度兼容性；特點(diǎn)：內(nèi)存單元與通道緩沖器間的數(shù)據(jù)傳輸，與內(nèi)存單元的預(yù)充電和刷新等內(nèi)部操作可以并行進(jìn)行。FCRAM(快速循環(huán)動(dòng)態(tài)存儲(chǔ)器)：數(shù)據(jù)吞吐率比普通DRAM/SDRAM快4倍；特點(diǎn)：行列地址同時(shí)（并行）訪問(wèn)，不是順序方式（先訪問(wèn)行數(shù)據(jù)，后訪問(wèn)列數(shù)據(jù)）。第九十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.4只讀存儲(chǔ)器和閃速存儲(chǔ)器3.4.1只讀存儲(chǔ)器ROM3.4.2閃速存儲(chǔ)器第九十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.4.1只讀存儲(chǔ)器掩模式ROM定義：數(shù)據(jù)在芯片制造過(guò)程中寫(xiě)入，不能更改；優(yōu)點(diǎn)：可靠性、集成度高，價(jià)格便宜；缺點(diǎn)：通用性差，不能改寫(xiě)內(nèi)容；一次編程ROM（PROM）定義：用戶第一次使用時(shí)寫(xiě)入確定內(nèi)容；優(yōu)點(diǎn)：用戶可根據(jù)需要對(duì)ROM編程；缺點(diǎn)：只能寫(xiě)入一次，不能更改；多次編程ROM定義：可用紫外光照射（EPROM）或電擦除（E2PROM）多次改寫(xiě)其中內(nèi)容；優(yōu)點(diǎn)：通用性較好，可反復(fù)使用；第九十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.4.2閃速存儲(chǔ)器閃速存儲(chǔ)器（FlashMemory）一種高密度、非易失性的讀/寫(xiě)半導(dǎo)體存儲(chǔ)器，它突破了傳統(tǒng)的存儲(chǔ)器體系，改善了現(xiàn)有存儲(chǔ)器的特性。閃速存儲(chǔ)器是在EPROM功能基礎(chǔ)上，增加了電路的電擦除和重新編程能力；也叫快擦型存儲(chǔ)器。目前流行的U盤（也稱優(yōu)盤、閃盤）即為閃速存儲(chǔ)器的其中一種形式。閃速存儲(chǔ)器的可擦寫(xiě)次數(shù)一般在1萬(wàn)次以上，也有人說(shuō)有的U盤可多達(dá)100萬(wàn)次左右（無(wú)法核實(shí)）。第九十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.5

高速存儲(chǔ)器3.5.1

雙端口存儲(chǔ)器3.5.2多模塊交叉存儲(chǔ)器3.5.3

相聯(lián)存儲(chǔ)器第九十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.5.1雙端口存儲(chǔ)器雙端口存儲(chǔ)器采用空間并行技術(shù)：同一個(gè)存儲(chǔ)體使用兩組相互獨(dú)立的讀寫(xiě)控制線路，可并行操作。顯卡上的存儲(chǔ)器一般都是雙端口存儲(chǔ)器。讀寫(xiě)特點(diǎn)無(wú)沖突讀寫(xiě)訪問(wèn)的存儲(chǔ)單元不同，可并行讀寫(xiě)存儲(chǔ)體；有沖突讀寫(xiě)訪問(wèn)同一存儲(chǔ)單元，可使用/BUSY信號(hào)控制讀寫(xiě)優(yōu)先順序；動(dòng)畫(huà)演示：3-24.swf第九十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.5.2多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器采用時(shí)間并行技術(shù)。存儲(chǔ)器的模塊化組織方式順序方式優(yōu)點(diǎn)：通過(guò)直接增添模塊來(lái)擴(kuò)充存儲(chǔ)器容量比較方便；缺點(diǎn)：各模塊串行工作，存儲(chǔ)器的帶寬受到了限制。交叉方式優(yōu)點(diǎn)：塊數(shù)據(jù)傳送時(shí)，可大大提高存儲(chǔ)器的帶寬；缺點(diǎn)：模塊間的依賴性強(qiáng)，且不易進(jìn)行存儲(chǔ)器的容量擴(kuò)充。CPU對(duì)多模塊的同時(shí)訪問(wèn)；多模塊交叉存儲(chǔ)器在CPU所訪問(wèn)連續(xù)存儲(chǔ)空間時(shí)，主存的訪問(wèn)速度將會(huì)大幅度提高；動(dòng)畫(huà)演示：3-26.swf動(dòng)畫(huà)演示：3-27.swf流水線存取示意圖P903.28第九十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二多模塊交叉存儲(chǔ)器——順序方式每個(gè)模塊中的單元地址是連續(xù)的；某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作，某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作；存儲(chǔ)單元地址高位——模塊號(hào)；低位——模塊內(nèi)的字號(hào)；第九十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二多模塊交叉存儲(chǔ)器——交叉方式每個(gè)模塊的單元地址是不連續(xù)的；連續(xù)地址分布在相鄰的不同模塊內(nèi)。對(duì)于數(shù)據(jù)的成塊傳送，各模塊可以實(shí)現(xiàn)多模塊流水式并行存??；存儲(chǔ)單元地址低位——模塊號(hào)；高位——模塊內(nèi)的字號(hào)；第一百頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二課本P91【例5】

設(shè)存儲(chǔ)器容量為32字,字長(zhǎng)64位,模塊數(shù)m=4,分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns,數(shù)據(jù)總線寬度為64位,總線傳送周期τ=50ns。問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=4個(gè)字的數(shù)據(jù)信息量為

q=4×64=256位順序存儲(chǔ)器所需要的時(shí)間為 t1=m×T=4×200ns=800ns=8×10-7s故順序存儲(chǔ)器的帶寬為 W1=q/t1=256/(8×10-7)=32×107[bit/s]交叉存儲(chǔ)器所需要的時(shí)間為 t2=T+(m-1)×τ=200ns+(4-1)×50ns=350ns=3.5×10-7s故交叉存儲(chǔ)器的帶寬為 W1=q/t1=256/(3.5×10-7)=73×107[bit/s]第一百零一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.5.3相聯(lián)存儲(chǔ)器（補(bǔ)充）相聯(lián)存儲(chǔ)器的基本原理把存儲(chǔ)單元所存內(nèi)容的某一部分內(nèi)容作為檢索項(xiàng)，去檢索該存儲(chǔ)器，并將存儲(chǔ)器中與該檢索項(xiàng)符合的存儲(chǔ)單元內(nèi)容進(jìn)行讀出或?qū)懭?。相?lián)存儲(chǔ)器中選用來(lái)尋址存儲(chǔ)器的字段叫做關(guān)鍵字。相聯(lián)存儲(chǔ)器中項(xiàng)的格式 KEY，DATA

其中KEY是地址，DATA是被讀寫(xiě)信息。第一百零二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二動(dòng)畫(huà)演示：相聯(lián)存儲(chǔ)器的結(jié)構(gòu).swf第一百零三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.6

cache存儲(chǔ)器3.6.1

cache基本原理3.6.2

主存與cache的地址映射3.6.3

替換策略3.6.4

cache的寫(xiě)操作策略3.6.5

Pentium4的cache組織第一百零四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.6.1cache基本原理使用Cache的原因CPU速度越來(lái)越快，主存儲(chǔ)器與CPU的速度差距越來(lái)越大，影響CPU的工作效率。Cache的作用在CPU和主存之間加一塊高速的SRAM（Cache）；主存中將要被訪問(wèn)的數(shù)據(jù)提前送到Cache中；CPU訪存時(shí)，先訪問(wèn)Cache，若沒(méi)有再進(jìn)行數(shù)據(jù)調(diào)度。使用Cache的依據(jù)在一段時(shí)間內(nèi)，CPU所執(zhí)行的程序和訪問(wèn)的數(shù)據(jù)大部分都在某一段地址范圍內(nèi)，而該段范圍外的地址訪問(wèn)很少；動(dòng)畫(huà)演示：3.36.swf程序訪問(wèn)的局部性原理第一百零五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二結(jié)構(gòu)模塊化CPU訪問(wèn)cache或主存時(shí)，以字為單位；Cache和主存交換信息時(shí)，以塊為單位，一次讀入一塊或多塊內(nèi)容；每塊由若干個(gè)字組成；Cache的每行都設(shè)置有標(biāo)記，CPU訪問(wèn)程序或數(shù)據(jù)時(shí)，先訪問(wèn)標(biāo)記。此結(jié)構(gòu)全部由硬件實(shí)現(xiàn)；Cache對(duì)程序員是透明的，即程序員不必知道是否存在Cache。Cache的基本設(shè)計(jì)思想Cache的一塊，也稱為一行動(dòng)畫(huà)演示：3-32.swf第一百零六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二cache的基本構(gòu)成存儲(chǔ)體基本單位為字，若干個(gè)字構(gòu)成一個(gè)數(shù)據(jù)塊；地址映射變換機(jī)構(gòu)用于將主存地址變換為Cache地址，以利用CPU發(fā)送的主存地址訪問(wèn)Cache；替換機(jī)構(gòu)若要更新Cache中數(shù)據(jù)時(shí)使用的機(jī)制；相聯(lián)存儲(chǔ)器Cache的塊表，快速指示所要訪問(wèn)的信息是否在Cache中；讀寫(xiě)控制第一百零七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二CPU發(fā)出有效的主存地址；經(jīng)地址變換機(jī)構(gòu)，變換為可能的Cache地址；查找塊表，判斷所要訪問(wèn)的信息是否在Cache中；若在，則CPU直接讀取Cache獲取數(shù)據(jù)；若不在，則CPU訪問(wèn)主存，并判斷Cache是否已滿；若Cache未滿，將該數(shù)據(jù)所在塊從主存中調(diào)入Cache；若Cache已滿，使用某種替換機(jī)制，使用當(dāng)前數(shù)據(jù)塊替換掉Cache中的某些塊。Cache的讀操作第一百零八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二CPU發(fā)出有效的主存地址；經(jīng)地址變換機(jī)構(gòu)，變換為可能的Cache地址；查找對(duì)應(yīng)的相聯(lián)存儲(chǔ)器，判斷所要訪問(wèn)的信息是否在Cache中；若不在，則使CPU直接寫(xiě)主存數(shù)據(jù)；若在，則使用某種寫(xiě)策略將數(shù)據(jù)寫(xiě)入Cache。cache的寫(xiě)操作第一百零九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二命中率是指CPU要訪問(wèn)的信息在cache中的比率；失效率＝1-命中率影響命中率的主要因素Cache容量：過(guò)小時(shí)，局部信息裝不完，命中率低。

過(guò)大時(shí)，對(duì)提高效率不明顯，且成本高。Cache中塊的大?。?/p>

一般用一個(gè)主存周期所能調(diào)出的單元數(shù)（字或字節(jié)）作為一個(gè)塊大小。cache的命中率一般>95%命中率＝訪問(wèn)信息在Cache中的次數(shù)訪問(wèn)總次數(shù)×100%第一百一十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二主存系統(tǒng)的平均訪問(wèn)時(shí)間Cache/主存系統(tǒng)的平均訪問(wèn)時(shí)間ta為設(shè)r=tm/tc，則系統(tǒng)的訪問(wèn)效率e為etatchtc+(1-h)tmtch+(1-h)r1r+(1-r)h1ta=htc+(1-h)tmtc——命中時(shí)的cache訪問(wèn)時(shí)間tm——未命中時(shí)的主存訪問(wèn)時(shí)間h——命中率＝＝＝＝第一百一十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二命中率h=Nc/(Nc+Nm)=1900/(1900+100)=0.95主存與Cache的速度倍率r=tm/tc=250ns/50ns=5訪問(wèn)效率e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3%平均訪問(wèn)時(shí)間ta=tc/e=50ns/0.833=60ns課本P94【例6】

CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問(wèn)時(shí)間。第一百一十二頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二3.6.2主存與cache的地址映射信息從主存→Cache中，如何定位？Cache的容量小于主存，需要采用某種算法確定主存和Cache中塊的對(duì)應(yīng)關(guān)系；地址映射CPU訪存時(shí)，將主存地址按某種映射函數(shù)關(guān)系變換成Cache地址的過(guò)程；地址映射的方式全相聯(lián)映射、直接映射、組相聯(lián)映射第一百一十三頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二映射關(guān)系主存中的任意字塊可調(diào)進(jìn)cache的任一行中；設(shè)主存共2n個(gè)單元，分成2m個(gè)塊，每塊單元數(shù)為2b個(gè)主存地址格式：Cache地址格式：當(dāng)主存的數(shù)據(jù)塊調(diào)入Cache中時(shí)，該塊的塊號(hào)（主存標(biāo)記）保存于調(diào)入Cache行的對(duì)應(yīng)標(biāo)記位（即塊表中）塊表的大小應(yīng)為2c×m位；1、全相聯(lián)映射（AssociativeMapping）主存塊號(hào)塊內(nèi)地址m位b位Cache行號(hào)行內(nèi)地址b位c位第一百一十四頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二全相聯(lián)映射示意圖第一百一十五頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二全相聯(lián)映射的組織動(dòng)畫(huà)演示：3.33.swf第一百一十六頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二全相聯(lián)映射Cache的特點(diǎn)優(yōu)點(diǎn)靈活性好(最理想)Cache中只要有空行，就可以調(diào)入所需要的主存數(shù)據(jù)塊；缺點(diǎn)成本高標(biāo)記位為m位，使cache標(biāo)記容量變大；速度太慢訪問(wèn)cache時(shí)，需將所有標(biāo)記比較一遍，才能最后判出所需主存中的字塊是否在cache中；一般較少使用。第一百一十七頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二【例1】設(shè)主存容量1MB，cache容量16KB，塊的大小為512B，采用全相聯(lián)映射方式。寫(xiě)出cache的地址格式。寫(xiě)出主存的地址格式。塊表的容量多大？畫(huà)出地址映射及變換示意圖。主存地址為CDE8FH的單元，在cache中的什么位置？第一百一十八頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二【例1】設(shè)主存容量1MB，cache容量16KB，塊的大小為512B，采用全相聯(lián)映射方式。寫(xiě)出cache的地址格式cache的容量16KB塊（行）的大小為512B行地址為14－9＝5位Cache地址格式寫(xiě)出主存的地址格式主存容量1MB塊的大小為512B塊地址為20－9＝11位主存的地址格式為Cache地址為14位行內(nèi)地址為9位Cache共32行行地址行內(nèi)地址13980主存地址為20位塊內(nèi)地址為9位主存共2048塊主存標(biāo)記（塊號(hào)）塊內(nèi)地址19980第一百一十九頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二【例1】設(shè)主存容量1MB，cache容量16KB，塊的大小為512B，采用全相聯(lián)映射方式。塊表的容量多大？塊表的大小應(yīng)為2c×m位，即25×11位；畫(huà)出地址映射及變換示意圖。見(jiàn)下頁(yè)圖；主存地址為CDE8FH的單元，在cache中的什么位置？主存地址為CDE8FH的單元可映射到cache中的任何一個(gè)字塊位置；CDE8FH=110011011110

10001111B其塊/行內(nèi)地址為：010001111。第一百二十頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二第0塊第1塊第i塊第31塊???主存塊標(biāo)記??????第0塊第1塊第31塊??????主存字塊標(biāo)記塊內(nèi)地址cachem＝11位b＝9位主存地址塊表???11比較???命中全相聯(lián)映射方式的地址映射及變換示意圖第一百二十一頁(yè)，共一百四十五頁(yè)，編輯于2023年，星期二2、直接映射（DirectMapping）映射關(guān)系主存中的每一塊數(shù)據(jù)只能調(diào)入Cache的特定行中；假設(shè)主存的塊號(hào)為j，Cache的行號(hào)為i，

則直接映射的地址映射函數(shù)為：

i=jmod2c

映射結(jié)果主存第0、2c、

2c+1、…塊只能映射到C