邏輯代數(shù)基礎(chǔ)與組合邏輯電路

邏輯代數(shù)基礎(chǔ)與組合邏輯電路第1頁，共74頁，2023年，2月20日，星期四

【知識要求】掌握數(shù)制與各進(jìn)制之間的相互轉(zhuǎn)化；了解編碼的常見的幾種形式；掌握基本邏輯運(yùn)算與組合邏輯運(yùn)算；掌握邏輯運(yùn)算的化簡；了解常見的邏輯門電路；能夠進(jìn)行組合邏輯電路的分析與設(shè)計(jì)；了解編碼器、譯碼器的工作原理。第2頁，共74頁，2023年，2月20日，星期四具備數(shù)字集成塊的識別能力；具有常用測量儀表的使用能力；具備線路板元件插裝和焊接能力?！灸芰σ蟆康?頁，共74頁，2023年，2月20日，星期四11.1數(shù)制與編碼11.1.1數(shù)字信號數(shù)字信號：時(shí)間上和數(shù)值上均是離散的信號。負(fù)邏輯：低電平為邏輯1，高電平為邏輯0。模擬信號：時(shí)間連續(xù)、數(shù)值也連續(xù)的信號。正邏輯：高電平為邏輯1，低電平為邏輯0。第4頁，共74頁，2023年，2月20日，星期四十進(jìn)制：有0、1、2、3、4、5、6、7、8、9十個(gè)數(shù)碼，進(jìn)位規(guī)律是逢十進(jìn)一。1.常用的幾種進(jìn)制Di—第i位上的數(shù)碼，即0～9中的任一個(gè)數(shù)10—進(jìn)位基數(shù)10i—第i位的權(quán)11.1.2數(shù)制第5頁，共74頁，2023年，2月20日，星期四二進(jìn)制：只有0和1兩個(gè)數(shù)碼，進(jìn)位規(guī)律是逢二進(jìn)一。Ki—第i位上的數(shù)碼，即0、1中的任一個(gè)數(shù)2—進(jìn)位基數(shù)2i—第i位的權(quán)第6頁，共74頁，2023年，2月20日，星期四八進(jìn)制：有0、1、2、3、4、5、6、7八個(gè)數(shù)碼，進(jìn)位規(guī)律是逢八進(jìn)一。

十六進(jìn)制：有0、1、2、3、4、5、6、7、8、9和A、B、C、D、E、F十六個(gè)數(shù)碼。進(jìn)位規(guī)律是按逢十六進(jìn)一。第7頁，共74頁，2023年，2月20日，星期四（1）各種進(jìn)制轉(zhuǎn)換成十進(jìn)制

按權(quán)展開，求出各加權(quán)系數(shù)的和，就得到相應(yīng)進(jìn)制的十進(jìn)制數(shù)。2.不同數(shù)制間的轉(zhuǎn)換(11010.011)2＝1×24＋1×23＋0×22＋1×21＋0×20＋0×2－1＋1×2－2＋1×2－3＝（26.375）10(4C2)16＝4×162＋12×161＋2×160＝（1218）10第8頁，共74頁，2023年，2月20日，星期四（2）十進(jìn)制轉(zhuǎn)換為二進(jìn)制十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制整數(shù)采用“除基數(shù)、取余法、逆排序”法。即將整數(shù)部分逐次除2，依次記下余數(shù)，直到商為零，第一個(gè)余數(shù)為二進(jìn)制的最低位，最后一個(gè)余數(shù)為最高位。

十進(jìn)制小數(shù)轉(zhuǎn)換為二進(jìn)制小數(shù)采用“乘基數(shù)、取整法、順排序”法。即將小數(shù)部分逐次乘2，取乘得結(jié)果的整數(shù)部分為二進(jìn)制數(shù)的各位。依次類推，直至小數(shù)部分為0或達(dá)到要求精度。

第9頁，共74頁，2023年，2月20日，星期四如將十進(jìn)制數(shù)(107.625)10轉(zhuǎn)換成二進(jìn)制數(shù)。（107.625）10=（1101011.101）B

10725321……1……262……0132……162……0321……12……10.625×2＝1.25……10.25×2＝0.50……00.5×2＝1.00……1

第10頁，共74頁，2023年，2月20日，星期四（3）二進(jìn)制與八進(jìn)制、十六進(jìn)制間相互轉(zhuǎn)換二進(jìn)制數(shù)化為十六進(jìn)制數(shù)

從二進(jìn)制的小數(shù)點(diǎn)開始，分別向左、右按4位分組，最后不滿4位的，用0補(bǔ)。將每組用對應(yīng)的十六進(jìn)制數(shù)代替，就是等值的十六進(jìn)制數(shù)。二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)從二進(jìn)制的小數(shù)點(diǎn)開始，分別向左、右按3位分組，最后不滿3位的，用0補(bǔ)。再將每組的3位二進(jìn)制數(shù)轉(zhuǎn)換成一位八進(jìn)制即可。第11頁，共74頁，2023年，2月20日，星期四（11100101.11101011)2＝（011100101.111010110)2＝（345.726)8

（10011111011.111011)2＝（010011111011.11101100)2＝（4FB.EC)16

第12頁，共74頁，2023年，2月20日，星期四11.1.3二進(jìn)制代碼將若干個(gè)二進(jìn)制數(shù)碼0和1按一定規(guī)則排列起來表示某種特定含義的代碼，稱為二進(jìn)制代碼，或稱二進(jìn)制編碼。

BCD碼：用二進(jìn)制代碼來表示十進(jìn)制的0～9十個(gè)數(shù)。常見的有8421碼、5421碼、2421碼、余3碼、格雷碼等。第13頁，共74頁，2023年，2月20日，星期四

十進(jìn)制數(shù)有權(quán)碼無權(quán)碼8421碼5421碼2421(A)碼2421(B)碼余3碼012345678900000001001000110100010101100111100010010000000100100011010010001001101010111100000000010010001101000101011001111110111100000001001000110100101111001101111011110011010001010110011110001001101010111100第14頁，共74頁，2023年，2月20日，星期四十進(jìn)制數(shù)格雷碼十進(jìn)制數(shù)格雷碼01234567000000010011001001100111011001008910111213141511011111111010101010101110011000第15頁，共74頁，2023年，2月20日，星期四11.2基本邏輯運(yùn)算邏輯關(guān)系：是指某事物的條件（或原因）與結(jié)果之間的關(guān)系。

12.1.1基本邏輯運(yùn)算1.與運(yùn)算只有當(dāng)決定一件事情的條件全部具備之后，這件事情才會發(fā)生。我們把這種因果關(guān)系稱為與邏輯。

第16頁，共74頁，2023年，2月20日，星期四VAYBAB不閉合不閉合不亮Y閉合不亮不閉合閉合亮閉合閉合不亮不閉合ABY000000011111電路如果用二值邏輯0和1來表示，并設(shè)1表示開關(guān)閉合或燈亮；0表示開關(guān)不閉合或燈不亮，得到的表格，稱為邏輯真值表。第17頁，共74頁，2023年，2月20日，星期四與運(yùn)算規(guī)則為：輸入有0，輸出為0；輸入全1，輸出為1。ABY＆符號邏輯函數(shù)表達(dá)式

能實(shí)現(xiàn)與運(yùn)算的電路稱為與門電路。第18頁，共74頁，2023年，2月20日，星期四當(dāng)決定一件事情的幾個(gè)條件中，只要有一個(gè)或一個(gè)以上條件具備，這件事情就會發(fā)生。我們把這種因果關(guān)系稱為或邏輯。2.或運(yùn)算VABY不閉合不閉合不亮Y閉合亮不閉合閉合亮閉合閉合亮不閉合AB電路第19頁，共74頁，2023年，2月20日，星期四ABY≥1AB000001111111Y符號邏輯函數(shù)表達(dá)式能實(shí)現(xiàn)或運(yùn)算的電路稱為或門電路?；蜻\(yùn)算規(guī)則為：輸入有1，輸出為1；輸入全0，輸出為0。第20頁，共74頁，2023年，2月20日，星期四某事情發(fā)生與否，僅取決于一個(gè)條件，而且是對該條件的否定。即條件具備時(shí)事情不發(fā)生；條件不具備時(shí)事情才發(fā)生。

3.非運(yùn)算VAY閉合不亮Y亮不閉合A10Y10A邏輯函數(shù)表達(dá)式符號AY1能實(shí)現(xiàn)非運(yùn)算的電路稱為非門電路。第21頁，共74頁，2023年，2月20日，星期四11.2.2其他邏輯運(yùn)算1.與非運(yùn)算2.或非運(yùn)算Y10000AB0010111BAY≥111AB1111Y001000A&BY第22頁，共74頁，2023年，2月20日，星期四

3.與或非運(yùn)算A&B≥1C&DY1第23頁，共74頁，2023年，2月20日，星期四3.異或運(yùn)算和同或運(yùn)算異或運(yùn)算：當(dāng)兩個(gè)變量取值相同時(shí)，邏輯函數(shù)值為0；當(dāng)兩個(gè)變量取值不同時(shí)，邏輯函數(shù)值為1。0AB00111101010YAB=1Y第24頁，共74頁，2023年，2月20日，星期四同或運(yùn)算：當(dāng)兩個(gè)變量取值相同時(shí)，邏輯函數(shù)值為1；當(dāng)兩個(gè)變量取值不同時(shí)，邏輯函數(shù)值為0。0AB00101011011YAB=1Y⊙第25頁，共74頁，2023年，2月20日，星期四11.3邏輯代數(shù)及化簡1.邏輯常量運(yùn)算公式11.3.1邏輯代數(shù)的基本公式與運(yùn)算或運(yùn)算非運(yùn)算第26頁，共74頁，2023年，2月20日，星期四2.邏輯變量、常量運(yùn)算基本公式

0—1律互補(bǔ)律重疊律交換律第27頁，共74頁，2023年，2月20日，星期四結(jié)合律分配律反演律第28頁，共74頁，2023年，2月20日，星期四吸收律對合律第29頁，共74頁，2023年，2月20日，星期四【例11-1】證明證第30頁，共74頁，2023年，2月20日，星期四對于任一個(gè)含有變量A的邏輯等式，可以將等式兩邊的所有變量A用同一個(gè)邏輯函數(shù)替代，替代后等式仍然成立。這個(gè)規(guī)則稱為代入規(guī)則。1.代入規(guī)則11.3.2邏輯代數(shù)的基本規(guī)則第31頁，共74頁，2023年，2月20日，星期四對任何一個(gè)邏輯函數(shù)式，如果將式中所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，則得邏輯函數(shù)的反函數(shù)。這種變換原則稱為反演規(guī)則。

2.反演規(guī)則（1）保持變換前后的運(yùn)算優(yōu)先順序不變。（2）規(guī)則中的反變量換成原變量只對單個(gè)變量有效。注意第32頁，共74頁，2023年，2月20日，星期四對任何一個(gè)邏輯函數(shù)式,如果把式中的所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，這樣就得到一個(gè)新的邏輯函數(shù)式，則新函數(shù)式和函數(shù)式原是互為對偶式。這種變換原則稱為對偶規(guī)則。

3.對偶規(guī)則保持變換前后的運(yùn)算優(yōu)先順序不變。注意第33頁，共74頁，2023年，2月20日，星期四最簡與或式的標(biāo)準(zhǔn)邏輯函數(shù)式中的乘積項(xiàng)(與項(xiàng))的個(gè)數(shù)最少；每個(gè)乘積項(xiàng)中的變量數(shù)最少。11.3.3邏輯表達(dá)式的化簡運(yùn)用基本公式將兩項(xiàng)合并為一項(xiàng)，同時(shí)消去一個(gè)變量。并項(xiàng)法第34頁，共74頁，2023年，2月20日，星期四吸收法運(yùn)用吸收律消去多余的與項(xiàng)。運(yùn)用吸收律消去多余因子。消去法第35頁，共74頁，2023年，2月20日，星期四配項(xiàng)法或加入零項(xiàng)進(jìn)行配項(xiàng)再化簡。在不能直接運(yùn)用公式、定律化簡時(shí)，可通過乘第36頁，共74頁，2023年，2月20日，星期四11.4集成邏輯門電路11.4.1TTL集成邏輯門電路1.TTL與非門電路的基本結(jié)構(gòu)

ABCUo＋UCC（5V）RB1RC2RC4VT1VT2VT4VT3VD4k?1.6k?130?1k?VC2VE2輸入級中間級輸出級第37頁，共74頁，2023年，2月20日，星期四（1）輸入全為高電平3.6V時(shí)。VT2、VT3導(dǎo)通，VB1=0.7×3=2.1V，從而使VT1的發(fā)射結(jié)因反偏而截止。此時(shí)VT1的發(fā)射結(jié)反偏，而集電結(jié)正偏，稱為倒置工作狀態(tài)。由于VT3飽和導(dǎo)通，輸出電壓為：VO=VCES3≈0.3V，這時(shí)VE2=VB3=0.7V，而VCE2=0.3V，故有VC2=VE2+VCE2=1V。1V的電壓作用于VT4的基極，使VT4和二極管D都截止。第38頁，共74頁，2023年，2月20日，星期四（2）輸入有低電平0.3V時(shí)。VT1的基極電位被鉗位到VB1=1V。VT2、VT3都截止。由于VT2截止，流過RC2的電流僅為VT4的基極電流，這個(gè)電流較小，在RC2上產(chǎn)生的壓降也較小，可以忽略，所以VB4≈UCC=5V，使VT4和D導(dǎo)通，則有

VO≈UCC-VBE4-VD=5-0.7-0.7=3.6V第39頁，共74頁，2023年，2月20日，星期四2.主要參數(shù)關(guān)門電平UOFF和開門電平UON保證輸出電壓為額定高電平（2.7V）時(shí)，允許輸入低電平的最大值，稱為關(guān)門電壓UOFF，一般UOFF≥0.8V。輸出高電平UOH

輸出低電平UOL

一般產(chǎn)品規(guī)定UOH≥2.4V，UOL≤0.4V。

保證輸出電平達(dá)到額定低電平（0.3V）時(shí)，允許輸入最高電平的最小值，稱為開門電平UON，一般UOL≤1.8V。

第40頁，共74頁，2023年，2月20日，星期四噪聲容限噪聲容限是描述邏輯門電路抗干擾能力的參數(shù)。低電平噪聲容限是指在保證輸出為高電平的前提下，允許疊加在輸入低電平UIL上的最大正向干擾電壓。用UNL表示。即UNL＝UOFF－UIL高電平噪聲容限是指在保證輸出為低電平的前提下，允許疊加在輸入低電平UIH上的最大正向干擾電壓。用UNH表示。即UNH＝UIH－UON。第41頁，共74頁，2023年，2月20日，星期四輸入短路電流當(dāng)輸入電壓為零時(shí)，流經(jīng)這個(gè)輸入端的電流稱為輸入短路電流。輸入短路電流的典型值為－1.5mA。

以同一型號的與非門作為負(fù)載時(shí)，一個(gè)與門能驅(qū)動同類與非門的最大數(shù)目，通常N≥8。

扇出系數(shù)N第42頁，共74頁，2023年，2月20日，星期四（1）TTL集電極開路門（OC門）3.TTL門電路的其他類型ABY＋UCC（5V）RB1RC2VT1VT2VT34k?1.6k?1k?YA&B第43頁，共74頁，2023年，2月20日，星期四①實(shí)現(xiàn)線與CDY＆AB＆＋UCCRPOC門主要有以下幾方面的應(yīng)用在工程實(shí)踐中，常常需要將輸出端并聯(lián)使用實(shí)現(xiàn)與邏輯功能，稱為線與。第44頁，共74頁，2023年，2月20日，星期四②實(shí)現(xiàn)電平轉(zhuǎn)換③用做驅(qū)動器UoAB＆＋10VAB＆＋5V第45頁，共74頁，2023年，2月20日，星期四（2）三態(tài)輸出門三態(tài)門除具有輸出高、低電平兩種狀態(tài)外，還能輸出高阻狀態(tài)。YA&BENYA&BEN高電平有效的三態(tài)門低電平有效的三態(tài)門第46頁，共74頁，2023年，2月20日，星期四三態(tài)門的應(yīng)用單向總線雙向總線A&BENEN1G1A&BENEN2G2A&BENEN3G3總線DI1ENEN1EN總線DO第47頁，共74頁，2023年，2月20日，星期四11.3.2CMOS集成邏輯門電路

1.CMOS邏輯門電路的系列工作頻率得到了進(jìn)一步的提高，同時(shí)保持了CMOS超低功耗的特點(diǎn)?；镜腃MOS——4000系列高速的CMOS——HC（HCT）系列先進(jìn)的CMOS——AC（ACT）系列具有功耗低、噪聲容限大、扇出系數(shù)大等優(yōu)點(diǎn)，已得到普遍使用。缺點(diǎn)是工作速度較低，平均傳輸延遲時(shí)間為幾十ns，最高工作頻率小于5MHz。提高了工作速度，平均傳輸延遲時(shí)間小于10ns，最高工作頻率可達(dá)50MHz。HC系列的電源電壓范圍為2～6V。HCT系列的主要特點(diǎn)是與TTL器件電壓兼容，它的電源電壓范圍為4.5～5.5V。第48頁，共74頁，2023年，2月20日，星期四2.CMOS邏輯門電路的主要參數(shù)輸出高電平UOH與輸出低電平UOL抗干擾容限UOH的理論值為電源電壓UDD，UOH（min）=0.9UDD；UOL的理論值為0V，UOL（max）=0.01UDD。所以CMOS門電路的邏輯擺幅較大，接近電源電壓UDD值。CMOS非門的高、低電平噪聲容限均達(dá)0.45UDD。其他CMOS門電路的噪聲容限一般也大于0.3UDD。第49頁，共74頁，2023年，2月20日，星期四扇出系數(shù)其扇出系數(shù)很大，一般額定扇出系數(shù)可達(dá)50。但必須指出的是，扇出系數(shù)是指驅(qū)動CMOS電路的個(gè)數(shù)，若就灌電流負(fù)載能力和拉電流負(fù)載能力而言，CMOS電路遠(yuǎn)遠(yuǎn)低于TTL電路第50頁，共74頁，2023年，2月20日，星期四11.5組合邏輯電路分析與設(shè)計(jì)11.5.1組合邏輯電路分析組合邏輯電路邏輯函數(shù)式最簡函數(shù)式真值表邏輯功能第51頁，共74頁，2023年，2月20日，星期四【例11-5】分析該電路的邏輯功能。寫出邏輯函數(shù)式=1ABCYY1=1第52頁，共74頁，2023年，2月20日，星期四由表達(dá)式列出真值表分析邏輯功能在輸入A、B、C三個(gè)變量中，有奇數(shù)個(gè)1時(shí)，輸出Y為1，否則Y為0。因此，圖11-19所示電路為三位判奇電路，又稱為奇校驗(yàn)電路。

輸入輸出ABCY00001111001100110101010101101001第53頁，共74頁，2023年，2月20日，星期四分析設(shè)計(jì)要求列真值表由真值表寫邏輯函數(shù)式化簡畫出邏輯圖11.5.2組合邏輯電路設(shè)計(jì)

第54頁，共74頁，2023年，2月20日，星期四【例11-6】設(shè)計(jì)一個(gè)A、B、C三人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，提案通過，同時(shí)A具有否決權(quán)。設(shè)A、B、C三個(gè)人表決同意提案時(shí)用1表示，不同意時(shí)用0表示；Y為表決結(jié)果，提案通過用1表示，不通過用0表示，同時(shí)還應(yīng)考慮A具有否決權(quán)。

第55頁，共74頁，2023年，2月20日，星期四輸入輸出ABCY00001111001100110101010100000111真值表第56頁，共74頁，2023年，2月20日，星期四寫出邏輯函數(shù)式化簡畫邏輯圖

&CY&AB&第57頁，共74頁，2023年，2月20日，星期四11.6編碼器11.6.1鍵控8421BCD碼編碼器S1S2S0S3S4S5S6S7S8S9UCC1k?×10＆＆＆＆＆≥1第58頁，共74頁，2023年，2月20日，星期四真值表輸入輸出S9

S8

S7

S6

S5

S4

S3

S2

S1

S0ABCDGS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011第59頁，共74頁，2023年，2月20日，星期四由真值表寫出各輸出的邏輯表達(dá)式第60頁，共74頁，2023年，2月20日，星期四用n位二進(jìn)制代碼對2n個(gè)信號進(jìn)行編碼的電路稱為二進(jìn)制編碼器。3位二進(jìn)制編碼器有8個(gè)輸入端3個(gè)輸出端，所以常稱為8線—3線編碼器，11.6.2二進(jìn)制編碼器第61頁，共74頁，2023年，2月20日，星期四邏輯表達(dá)式為真值表輸入輸出I0

I1

I2

I3

I4

I5

I6

I7A2

A1

A01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111第62頁，共74頁，2023年，2月20日，星期四電路A2&&&A0A111111111I7I6I5I4I3I2I0I1第63頁，共74頁，2023年，2月20日，星期四11.6.3優(yōu)先編碼器輸入輸出EI

I0

I1

I2

I3

I4

I5

I6

I7A2

A1

A0

GS

EO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101使能輸入端，低電平有效優(yōu)先順序?yàn)镮7→I0編碼器的工作標(biāo)志，低電平有效使能輸出端，高電平有效第64頁，共74頁，2023年，2月20日，星期四11.7譯碼器和數(shù)字顯示11.7.1譯碼器譯碼器：將輸入代碼轉(zhuǎn)換成特定的輸出信號。假設(shè)譯碼器有n個(gè)輸入信號和N個(gè)輸出信號，如果N=2n，就稱為全譯碼器，常見的全譯碼器有2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等。如果N＜2n，稱為部分譯碼器。如二一十進(jìn)制譯碼器（也稱作4線—10線譯碼器）等。第65頁，共74頁，2023年，2月20日，星期四輸出函數(shù)表達(dá)式功能表2線—4線譯碼器輸入輸出EN

A

BY0Y1

Y2

Y3

1×

×

00000101001111110111101111011110第66頁，共74頁，2023年，2月20日，星期四111ABEI&&&&Y3Y2Y1Y0邏輯圖第67頁，共74頁，2023年，2月20日，星期四74138是一種典型的二進(jìn)制譯碼器輸入輸出G1

G2A

G2BA2

A1

A0Y0

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Y2

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Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111