計算機中常用組合邏輯電路

計算機中常用組合邏輯電路第1頁，共87頁，2023年，2月20日，星期四1）半加器1、半加器和全加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。一、二進制并行加法器第2頁，共87頁，2023年，2月20日，星期四2）全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進位，Si：本位的和，Ci：向高位的進位。第3頁，共87頁，2023年，2月20日，星期四全加器的邏輯圖和邏輯符號第4頁，共87頁，2023年，2月20日，星期四實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1）串行進位加法器2、二進制并行加法器構成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。第5頁，共87頁，2023年，2月20日，星期四第6頁，共87頁，2023年，2月20日，星期四進位生成項進位傳遞條件進位表達式和表達式2）并行進位加法器（超前進位加法器）第7頁，共87頁，2023年，2月20日，星期四4位超前進位加法器遞推公式第8頁，共87頁，2023年，2月20日，星期四超前進位發(fā)生器第9頁，共87頁，2023年，2月20日，星期四集成二進制4位超前進位加法器芯片集成四位二進制數(shù)并行加法器74283引腳圖集成四位二進制數(shù)并行加法器74283邏輯符號第10頁，共87頁，2023年，2月20日，星期四加法器的級連第11頁，共87頁，2023年，2月20日，星期四3）加法器的應用舉例1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進制并行加法/減法器C0＝0時，B0=B，電路執(zhí)行A+B運算；當C0-1＝1時，B1=B，電路執(zhí)行A－B=A+B運算。第12頁，共87頁，2023年，2月20日，星期四二-十進制加法器修正條件加6調(diào)整第13頁，共87頁，2023年，2月20日，星期四100010100010100010100010100010001××××××××××××××××××××××××100010001××××××a0＞

b0a0＜

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b0××××a1＞

b1

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b1××a2＞

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b3A＞BA＜BA=BAL＞BLAL＜BLAL=BLa0b0a1b1a2b2a3b3輸出級聯(lián)輸入比較輸入四位比較器74LS85功能表第14頁，共87頁，2023年，2月20日，星期四比較原理比較兩個二進制數(shù)的大小要從最高位開始比較直至最低位。如對于A=A3A2A1A0和B=B3B2B1B0，若A3>B3，以下各位不必比較，就可判斷A>B，反之，若A3<B3，則A<B；若A3=B3，則比較A2和B2的關系，……直至最低位，從而可以確定A和B的關系；只有A和B各位都相等才能有A=B。二、數(shù)值比較器第15頁，共87頁，2023年，2月20日，星期四1、一位比較器兩個一位二進制數(shù)Ai和Bi的比較有三種結果：Ai>Bi，Ai<Bi，Ai=Bi。其真值表如下表所示。一位比較器真值表輸入輸出AiBi(Ai=Bi)(Ai<Bi)(Ai>Bi)01010110110000100001由表可得出一位比較器的三個輸出端的邏輯表達式分別為：第16頁，共87頁，2023年，2月20日，星期四(Ai=Bi)AiBi(Ai<Bi)(Ai>Bi)≥1&&&&11邏輯圖：第17頁，共87頁，2023年，2月20日，星期四2、四位比較器中規(guī)模四位數(shù)值比較器CC14585(74LS85)的邏輯圖和邏輯符號如下圖所示。A3A2A1A0和B3B2B1B0為比較輸入；A>B、A<B、A=B為比較輸出；a>b、a<b、a=b為級聯(lián)輸入。級聯(lián)輸入是為多片四位二進制數(shù)值比較器連接起來，實現(xiàn)更多位數(shù)比較而設置的。第18頁，共87頁，2023年，2月20日，星期四≥1A3B3≥1A2B2≥1A1B1≥1A0B0A3⊕B3A2⊕B2A1⊕B1A0⊕B0A>BA<BA=B≥1≥1FA>BFA<BFA=B(a)邏輯圖&&&&&&&&&&&&&&&11111111邏輯圖：第19頁，共87頁，2023年，2月20日，星期四A3A2A1A0B3B2B1B0A＞BA＜BA=BFA＞BFA＜BFA=B邏輯符號：第20頁，共87頁，2023年，2月20日，星期四四位數(shù)值比較器真值表①②③比較輸入級聯(lián)輸入輸出A3

B3A2

B2A1

B1A0

B0(a>b)(a<b)(a=b)(A>B)(A<B)(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××××××

××A0>B0A0<B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001第21頁，共87頁，2023年，2月20日，星期四第22頁，共87頁，2023年，2月20日，星期四八位二進制數(shù)比較時，若高四位相等，就得看低四位比較結果。用兩片74LS85比較八位數(shù)時，高四位的輸出就是八位數(shù)比較結果的輸出。低四位片輸出接到高四位片的級聯(lián)輸入，從而高四位相等時，高四位的輸出取決于級聯(lián)輸入—低四位的比較結果。四位比較器的級聯(lián)第23頁，共87頁，2023年，2月20日，星期四A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(1)010兩片74LS85構成的八位數(shù)值比較的邏輯圖A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(2)實現(xiàn)邏輯圖第24頁，共87頁，2023年，2月20日，星期四AHBHAL>BLAL<BLAL=BL474LS854AL>BLAL<BLAL=BL高位ALBLAL>BLAL<BLAL=BL474LS854AL>BLAL<BLAL=BL低位Vcc第25頁，共87頁，2023年，2月20日，星期四三、譯碼器和編碼器二進制譯碼器二-十進制譯碼器顯示譯碼器二進制編碼器二-十進制編碼器譯碼器編碼器第26頁，共87頁，2023年，2月20日，星期四把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。

1、譯碼器第27頁，共87頁，2023年，2月20日，星期四1）二進制譯碼器設二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。第28頁，共87頁，2023年，2月20日，星期四0Y1Y2Y3Y4Y5Y6Y7Y＆＆＆＆＆＆＆＆111111＆10G1G2G3G4G5G6G7GSSG1GG2AG2B0A1A2A集成3-8線譯碼器74LS138邏輯圖：第29頁，共87頁，2023年，2月20日，星期四真值表輸入：自然二進制碼輸出：低電平有效第30頁，共87頁，2023年，2月20日，星期四A074LS138A1A2如上真值表可知:輸出是低電平有效,各輸出端的表達式如下:邏輯符號表達式第31頁，共87頁，2023年，2月20日，星期四A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當G1＝1、時，譯碼器處于工作狀態(tài)；當G1＝0、時，譯碼器處于禁止狀態(tài)。引腳排列圖A0

A1A2

G2A

G2B

G1

Y7

GNDVCCY0

Y1Y2Y3

Y4

Y5Y6第32頁，共87頁，2023年，2月20日，星期四例：用3-8線譯碼器74138和適當?shù)呐c非門實現(xiàn)全減器全減器真值表ABGDiGi0000000111010110110110010101001100011111譯碼器的應用：第33頁，共87頁，2023年，2月20日，星期四A074LS138Y0A1A2G2AG1G2BY1Y2Y3Y4Y5Y6Y7&○Di&○

GiABC

100第34頁，共87頁，2023年，2月20日，星期四例2：74LS138的級聯(lián)第35頁，共87頁，2023年，2月20日，星期四…………例2：74LS138的級聯(lián)第36頁，共87頁，2023年，2月20日，星期四二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2）8421碼譯碼器

把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。第37頁，共87頁，2023年，2月20日，星期四真值表（高電平有效）第38頁，共87頁，2023年，2月20日，星期四邏輯表達式邏輯圖第39頁，共87頁，2023年，2月20日，星期四A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011000111111110110011111111110D全1真值表（低電平有效）第40頁，共87頁，2023年，2月20日，星期四集成8421BCD碼譯碼器74LS42第41頁，共87頁，2023年，2月20日，星期四3）顯示譯碼器數(shù)碼顯示器外形圖

用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。第42頁，共87頁，2023年，2月20日，星期四顯示譯碼器真值表真值表僅適用于共陰極LED第43頁，共87頁，2023年，2月20日，星期四七段數(shù)字顯示譯碼器74LS48引腳排列圖第44頁，共87頁，2023年，2月20日，星期四功能表（輸出）第45頁，共87頁，2023年，2月20日，星期四輔助端功能第46頁，共87頁，2023年，2月20日，星期四用74LS48驅(qū)動共陰極數(shù)碼管第47頁，共87頁，2023年，2月20日，星期四數(shù)碼顯示電路的顯示系統(tǒng)第48頁，共87頁，2023年，2月20日，星期四2、編碼器二-十進制編碼器（BCD碼編碼器）優(yōu)先編碼器第49頁，共87頁，2023年，2月20日，星期四二-十進制編碼器1）8421BCD碼編碼器輸入10個互斥的數(shù)碼輸出4位二進制代碼真值表第50頁，共87頁，2023年，2月20日，星期四邏輯表達式邏輯圖第51頁，共87頁，2023年，2月20日，星期四2）8421BCD碼優(yōu)先編碼器真值表第52頁，共87頁，2023年，2月20日，星期四邏輯表達式第53頁，共87頁，2023年，2月20日，星期四邏輯圖第54頁，共87頁，2023年，2月20日，星期四集成10線-4線優(yōu)先編碼器第55頁，共87頁，2023年，2月20日，星期四二進制優(yōu)先編碼器集成3位二進制優(yōu)先編碼器74LS148第56頁，共87頁，2023年，2月20日，星期四ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。YEX＝0表示是編碼輸出；YEX＝1表示不是編碼輸出。集成3位二進制優(yōu)先編碼器74LS148第57頁，共87頁，2023年，2月20日，星期四集成3位二進制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第58頁，共87頁，2023年，2月20日，星期四集成3位二進制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器例：第59頁，共87頁，2023年，2月20日，星期四四、多路選擇器（數(shù)據(jù)分配器）在數(shù)字系統(tǒng)中，經(jīng)常需要在多個通道的信號中指定某個通道的信號傳送到公共數(shù)據(jù)總線上，完成這一功能的邏輯電路稱為數(shù)據(jù)選擇器，其框圖和等效電路如下圖所示。

數(shù)據(jù)選擇器第60頁，共87頁，2023年，2月20日，星期四四路選擇器D0D1D2D3A1A0Y第61頁，共87頁，2023年，2月20日，星期四電路圖邏輯符號4選1數(shù)據(jù)選擇器第62頁，共87頁，2023年，2月20日，星期四真值表邏輯表達式由地址碼決定從４路輸入中選擇哪１路輸出。第63頁，共87頁，2023年，2月20日，星期四典型芯片MUX74153（雙4路）MUX74152（8路，無使能控制）MUX74151（8路）MUX74150（16路）第64頁，共87頁，2023年，2月20日，星期四集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。第65頁，共87頁，2023年，2月20日，星期四集成8選1數(shù)據(jù)選擇器74LS151第66頁，共87頁，2023年，2月20日，星期四邏輯符號第67頁，共87頁，2023年，2月20日，星期四74LS151的真值表第68頁，共87頁，2023年，2月20日，星期四數(shù)據(jù)選擇器的擴展第69頁，共87頁，2023年，2月20日，星期四數(shù)據(jù)選擇器的應用基本原理數(shù)據(jù)選擇器的主要特點：（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。N=2n-1第70頁，共87頁，2023年，2月20日，星期四基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個地址變量。第71頁，共87頁，2023年，2月20日，星期四求Di3（1）公式法函數(shù)的標準與或表達式：4選1數(shù)據(jù)選擇器輸出信號的表達式：比較L和Y，得：3第72頁，共87頁，2023年，2月20日，星期四畫連線圖4