一種CCD圖像采集系統(tǒng)的設計和實現(xiàn)-設計應用

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隨著信息技術的發(fā)展，圖像傳感器越來越多的應用在科學研究和生產生活中，目前使用的主要是CCD圖像傳感器和CMOS圖像傳感器。其中以CCD為采集數(shù)據(jù)源的圖像采集技術取得了長足的進步，作為高性能的光電圖像傳感器以其優(yōu)良的性能廣泛應用于遙感成像、高精測量、景物鑒別、圖文傳真和工業(yè)檢測控制等領域。本文提出了一種實時圖像采集和處理系統(tǒng)的設計方法，該系統(tǒng)以TMS320DM642[1-2]為，結合視頻解碼芯片SAA7115H和OSDFPGA構成實時圖像采集和處理系統(tǒng)電路。

CCD,英文全稱：Charge-coupledDevice,中文全稱：電荷耦合元件?？梢苑Q為CCD圖像傳感器。CCD是一種半導體器件，能夠把光學影像轉化為數(shù)字信號。CCD上植入的微小光敏物質稱作像素（Pixel）。一塊CCD上包含的像素數(shù)越多，其提供的畫面分辨率也就越高。CCD的作用就像膠片一樣，但它是把圖像像素轉換成數(shù)字信號。CCD上有許多排列整齊的電容，能感應光線，并將影像轉變成數(shù)字信號。經(jīng)由外部電路的控制，每個小電容能將其所帶的電荷轉給它相鄰的電容。

1系統(tǒng)總體設計

1.1系統(tǒng)結構

本系統(tǒng)以TMS320DM642為，采用模塊化設計思想，整個系統(tǒng)主要由視頻解碼芯片（A/D轉換芯片）、可編程邏輯門陣列（OSDFPGA）、TMS320DM642及外圍電路組成。外圍電路主要包括CCD攝像機、SDRAM圖像存儲器、FLASH程序存儲器及TMS320DM642外圍電路（復位、電源連接等）。圖1為該系統(tǒng)的結構框圖。

1.2系統(tǒng)工作原理

由CCD攝像頭攝入的PAL制圖像傳送到SAA7115解碼器，SAA7115解碼器將信號轉變成并行的BT.656圖像碼流送至TMS320DM642視頻口VP0,TMS320DM642將其再解碼，得到YUV（4:2:2）格式的圖像，并通過EDMA傳輸?shù)絼討B(tài)存貯器（SDRAM）中存儲，圖像大小為每場720×288（寬×高），每幀720×576（寬×高）。CPU通過訪問SDRAM中的圖像數(shù)據(jù)，依照相應的程序進行相應的圖像處理。

在實時圖像處理系統(tǒng)中，為了不影響數(shù)據(jù)處理速度，需要在恒速的CCD圖像采集與變速的TMS320DM642圖像處理之間加入緩沖電路，緩沖采用TMS320DM642視頻口的片內FIFO和片外SDRAM的乒乓緩存結構。"乒乓操作"是一個經(jīng)常應用于數(shù)據(jù)流控制的處理方法，如圖2所示，其處理流程為：輸入數(shù)據(jù)流通過指針等時地將數(shù)據(jù)流分配到數(shù)據(jù)緩沖區(qū)1、2和3中，在第1幀的時間，將輸入的數(shù)據(jù)流緩存到1;第2幀將輸入的數(shù)據(jù)流緩存到2,與此同時，將1的數(shù)據(jù)作運算處理。在下個緩沖周期，再次切換，將輸入的數(shù)據(jù)流緩存到3,與此同時，將2的數(shù)據(jù)運算處理。如此循環(huán)，A、B、C、D、E為其5種狀態(tài)。

乒乓操作的特點是按節(jié)拍、相互配合地切換，將經(jīng)過緩沖的數(shù)據(jù)流不停頓地進行運算及處理。把乒乓操作模塊當作一個整體，此模塊兩端的輸入數(shù)據(jù)流與輸出數(shù)據(jù)流均是連續(xù)不斷的，沒有任何停頓，因此非常適合進行流水線式處理，完成數(shù)據(jù)的無縫緩沖與處理。

2功能模塊設計

2.1視頻采集模塊

本系統(tǒng)采用Philips公司的SAA7115視頻解碼芯片將CCD模擬視頻進行數(shù)字化，然后傳給TMS320DM642的視頻端口進行處理，同時分離水平同步（XRH）和垂直同步（XRV）等信號。

視頻解碼芯片采用SAA7115,省去時鐘同步電路的設計，簡化接口電路，提高系統(tǒng)的可靠性。由攝像機采集到的模擬信號經(jīng)過視頻端子進入到解碼器SAA7115的模擬端Al11,經(jīng)模擬處理和A/D轉換后產生數(shù)字色度信號和亮度信號，分別對其進行處理。亮度信號處理的結果一路送到信號處理器，進行綜合處理，產生Y和UV信號，經(jīng)格式化后采用4:2:2YUV格式從IPD[7-0]輸出直接連接到TMS320DM642視頻口的VP0[9-2]管腳；另一路經(jīng)過同步分離器，由數(shù)字PLL產生相應的同步信號與TMS320DM642的VP0CTL0和VP0CTL1相連，同時PLL驅動時鐘發(fā)生器，產生27MHz的時鐘同步信號LLC,輸出到TMS320DM642的VP0CLK0管腳。解碼器SAA7115與TMS320DM642的視頻接口的原理如圖3所示。

所有這些功能均在I2C總線控制下完成。SCL作為I2C接口的時鐘線與TMS320DM642的SCL相連，SDA作為I2C接口的數(shù)據(jù)地址線與TMS320DM642的SDA相連。通過SCL和SDA的時序配合，可由TMS320DM642向SAA7115的寄存器寫入數(shù)據(jù)或讀出數(shù)據(jù)。

2.2TMS320DM642圖像處理模塊

本系統(tǒng)中視頻口VP0作為輸入，與視頻解碼器SAA7115的IPD相連。從解碼器SAA7115出來的BT.656數(shù)據(jù)流進入VP0口后，經(jīng)由BT.656捕獲通道，進入到視頻口緩沖區(qū)中，每個視頻口都有1個5120B的視頻輸入/輸出緩沖區(qū)，視頻口輸人的數(shù)據(jù)分別進入捕獲FIFOA和FIFOB,其中Y緩存2560B,Cb和Cr緩存分別為1280B.根據(jù)輸出的同步脈沖產生幀存儲器的地址信號、讀寫和片選等控制信號，將圖像逐幀存入SDRAM存儲器中，通過中斷通知TMS320DM642讀取。TMS320DM642通過EDMA事件實現(xiàn)視頻口緩沖區(qū)和片內L2存儲器之間的數(shù)據(jù)傳遞。用戶編程設定1個緩沖區(qū)閾值用以產生EDMA事件。BT.656格式的數(shù)據(jù)流經(jīng)由捕獲通道分別進入各自的緩沖區(qū)，并打包成64B的雙字。當雙字增至緩沖區(qū)閾值時觸發(fā)EDMA事件，存儲器映射寄存器即作為EDMA數(shù)據(jù)傳輸?shù)脑吹刂?。為保證每一場的數(shù)據(jù)能夠全部傳完且沒有遺漏，每次EDMA傳輸?shù)臄?shù)據(jù)大小應等于閾值。由于TMS320DM642的強大處理能力，用戶算法作為任務線程嵌入TMS320DM642軟件系統(tǒng)中。

2.3外圍存儲模塊

本系統(tǒng)的TMS320DM642在視頻圖像的處理時，處理過程中會產生大量數(shù)據(jù)，而其內部多僅有256KB的RAM,所以需要擴展大容量的外部存儲器才能滿足數(shù)據(jù)處理的需要。本系統(tǒng)選用2片SDRAM用于存儲程序、數(shù)據(jù)和緩存數(shù)字視頻信息，選用1片F(xiàn)LASH存儲器用于固化程序和一些掉電后仍需保存的用戶數(shù)據(jù)。SDRAM芯片和FLASH芯片均通過TMS320DM642的EMIF口實現(xiàn)無縫連接[3].TMS320DM642的EMIF有4個獨立的可設定地址的區(qū)域，稱為芯片使能空間（CE0~CE3），當FLASH和FPGA映射到CE1時，SDRAM占據(jù)CE0,CE3的一部分被配置給OSD功能的同步操作和擴展的FPGA中的其他同步寄存器操作。本系統(tǒng)合并形成了一個64bit長的外部存儲器端口，將地址空間分割成了4個芯片使能區(qū)，允許對地址空間進行8bit、16bit、32bit和64bit的同步或不同步的存取，并且使用了芯片使能區(qū)CE0、CE1和CE3.CE0被發(fā)送給64bit的SDRAM總線，CE1被8bit的FLASH和FPGA功能使用，CE3被設置成同步功能。

2.3.1SDRAM存儲器

SDRAM:SynchronousDynamicRandomAccessMemory,同步動態(tài)隨機存儲器，同步是指Memory工作需要同步時鐘，內部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準；動態(tài)是指存儲陣列需要不斷的刷新來保證數(shù)據(jù)不丟失；隨機是指數(shù)據(jù)不是線性依次存儲，而是自由指定地址進行數(shù)據(jù)讀寫。

本系統(tǒng)采用MT48LC4M32B2[4]來構成SDRAM存儲器，大小為1M×32bit×4banks,在CE0空間連接了64bit的SDRAM總線?？偩€由外部PLL驅動設備控制，在133MHz的運行狀態(tài)下運行，SDRAM的刷新由TMS320DM642自動控制。TMS320DM642的EMIF與SDRAM接口圖如圖4所示。

2.3.2FLASH存儲器

FLASH閃存閃存的英文名稱是"FlashMemory",一般簡稱為"Flash",它屬于內存器件的一種。不過閃存的物理特性與常見的內存有根本性的差異：目前各類DDR、SDRAM或者RDRAM都屬于揮發(fā)性內存，只要停止電流供應內存中的數(shù)據(jù)便無法保持，因此每次電腦開機都需要把數(shù)據(jù)重新載入內存。

本系統(tǒng)擴展4M的FLASH,映射在CE1空間的低位。FLASH寄存器選用4M×8bit的AM29LV033C.FLASH寄存器主要用來導入裝載和存儲FPGA的配置信息。CE1空間被配置成8bit,FLASH寄存器也是8bit.由于CE1的可利用地址空間小于FLASH的空間，所以利用FPGA可產生3個擴展頁。這些擴展的線形地址通過FPGA的FLASH基礎寄存器進行定義，復位后的默認值是000.TMS320DM642的EMIF和FLASH的接口圖如圖5所示。

2.4OSDFPGA模塊

OSD是on-screendisplay的簡稱，即屏幕菜單式調節(jié)方式。一般是按Menu鍵后屏幕彈出的顯示器各項調節(jié)項目信息的矩形菜單，可通過該菜單對顯示器各項工作指標包括色彩、模式、幾何形狀等進行調整，從而達到的使用狀態(tài)。它通過顯示在屏幕上的功能菜單達到調整各項參數(shù)的目的，不但調整方便，而且調整的內容也比以上的兩種方式多，增加了失真、會聚、色溫、消磁等調整內容。像以前顯示器出現(xiàn)的網(wǎng)紋干擾、屏幕視窗不正、磁化等需要送維修廠商維修的故障，現(xiàn)在舉手之間便可解決。

FPGA負責完成所有芯片的接口和控制，其中包括SAA7115與I2C總線的接口、復位控制信號以及與TMS320DM642的EMIF接口和外設接口等，其體系結構圖如圖6所示。本系統(tǒng)的OSDFPGA功能模塊的芯片型號為XilinxXC2S300E-6PQ208C[5],主要用來完成以下工作：

（1）通過寄存器使用TMS320DM642外部存儲器接口（EMIF）；

（2）通過可編譯寄存器使用TMS320DM642的EMIF接口控制GPIO;

（3）產生EMIF緩沖控制信號（DIR和OE）；

（4）提供對于PLL1708的連續(xù)控制接口；

（5）為FLASH產生3頁bit空間；

（6）使用SAA7115的同步信號。

2.5電源和復位模塊

該系統(tǒng)通過單+5V供電，在板子內部轉換為+1.4V和+3.3V,為各器件供電。+3.3V為TMS320DM642的I/O口、解碼器及其他芯片的電源，+1.4V為TMS320DM642CPU內核電源。TMS320DM642內核電壓+1.4V,外設I/O電壓+3.3V,降低內核電壓主要是降低功耗，外部接口引腳采用+3.3V電壓，便于直接與外部器件接口。由于是2種不同的電壓，所以要考慮供電系統(tǒng)的配合問題。在加電過程中，保證CPU內核電源先加電，晚也應當與外設I/O電源同時加電。關閉電源時，先關閉I/O電源，再關閉內核電源。如果內核加電晚于I/O,則會發(fā)生內部總線競爭，從而產生不可預定的結果。因此，選用電源芯片TPS54310[6]獲得上述2種電壓，并利用其電源輸出有效引腳PG和允許電壓輸人引腳EN保證TMS320DM642的內核和I/O上電掉電順序。

為防止系統(tǒng)程序進入死循環(huán)或因電壓波動而產生異常，本系統(tǒng)用看門狗芯片來控制系統(tǒng)復位。這里采用TI的TPS3823-33DBVT[7]看門狗芯片，它由+3.3V電源供電，能對電源電壓進行監(jiān)控，當電源電壓降至2.93V以下時觸發(fā)復位信號，使整個系統(tǒng)進入復位狀態(tài)，直至電源電壓復原，復位信號的長度為200ms.同時，還含有一看門狗計時器，用來監(jiān)測來自處理器芯片的跳變沿觸發(fā)信號，如果1.6s內未接收到觸發(fā)信號，它同樣讓系統(tǒng)進入復位狀態(tài)并持續(xù)200ms,這樣可在系統(tǒng)程序進入死循環(huán)后重新啟動系統(tǒng)。TMS320DM642電源與復位電路的連接圖如圖7所示。

3抗干擾設計

由于高頻脈沖噪聲對本系統(tǒng)危害，為了提高系統(tǒng)的抗干擾性能，可采取以下措施：

（1）優(yōu)化PCB印制板的設計。在本系統(tǒng)中應當：

①采用短而寬的導線來抑制干擾。時鐘引線、總線驅動器的信號線常有大的瞬變電流，其印制導線要盡可能短。對于分立元件電路，印制導線寬度在1.5mm左右即可滿足要求；對于集成電路，印制導線寬度在0.5mm~1.0mm之間選擇；

②傳輸多種電平信號時，盡量把前、后沿時間相近的電平信號劃為一組傳輸