深亞微米下低功耗設(shè)計(jì)方法

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1.低功耗設(shè)計(jì)研究的背景和意義

自從晶體管的發(fā)明以來(lái)，集成電路的發(fā)展經(jīng)歷了從手工設(shè)計(jì)階段、小規(guī)模集成電路設(shè)計(jì)階段、大規(guī)模集成電路設(shè)計(jì)階段以及現(xiàn)在的超大規(guī)模集成電路的設(shè)計(jì)階段。特征尺寸的不斷縮小可以使得單個(gè)片上系統(tǒng)可以集成更多的晶體管.特征尺寸的發(fā)展經(jīng)歷了0.35um到0.18um的深亞微米階段以及90nm、65nm、40nm、28nm、的超深亞微米階段。

如今設(shè)計(jì)的芯片需要處理的數(shù)據(jù)量是巨大的，處理速度己達(dá)到的GHz水平,處理器的處理速度和處理數(shù)據(jù)的能力都得到了很大的提高,單個(gè)芯片上集成的晶體管數(shù)目已經(jīng)達(dá)到上億級(jí)別。這些晶體管在單個(gè)芯片上依照GHz的頻率運(yùn)行時(shí)會(huì)產(chǎn)生大量功耗，以前設(shè)計(jì)的芯片只考慮芯片的時(shí)序和面積方面，而很少考慮功耗的因素，超深亞微米下，閾值電壓也隨之降低，導(dǎo)致亞閾值電流也隨之增大，如下靜態(tài)泄漏功耗可以達(dá)到動(dòng)態(tài)功耗的水平。因而，功耗已經(jīng)成為制約芯片朝著高速、高集成度方向發(fā)展的重要因素，功耗的大量增加會(huì)導(dǎo)致芯片工作狀況的下降，影響芯片的質(zhì)量，低功耗設(shè)計(jì)技術(shù)應(yīng)運(yùn)而生，成為集成電路設(shè)計(jì)工程師所必需把握的設(shè)計(jì)技術(shù)。

2.低功耗技術(shù)的研究狀況

低功耗設(shè)計(jì)技術(shù)要求在設(shè)計(jì)的初期就要將功耗考慮為設(shè)計(jì)的約束之一。常用的低功耗技術(shù)包括：門控時(shí)鐘降低動(dòng)態(tài)功耗的技術(shù)、多閾值電壓優(yōu)化降低靜態(tài)功耗的技術(shù)、多電壓設(shè)計(jì)降低動(dòng)態(tài)功耗的技術(shù)、變閾值電壓降低靜態(tài)功耗的技術(shù)以及門控電源降低靜態(tài)功耗的技術(shù)。下表1列出了低功耗幾種方法的比較，以下所示的低功耗設(shè)計(jì)技術(shù)分別應(yīng)用于設(shè)計(jì)的不同階段進(jìn)行，這些低功耗技術(shù)主要圍繞電源電壓、閾值電壓以及頻率等方面來(lái)降低功耗，反映了不同低功耗方法的動(dòng)態(tài)靜態(tài)功耗優(yōu)化和面積、實(shí)現(xiàn)等參數(shù)的對(duì)比。

設(shè)計(jì)的不同階段依照不同的抽象層次，可以分為工藝級(jí)、電路級(jí)、門級(jí)、寄存器傳輸級(jí)、體系結(jié)構(gòu)級(jí)以及系統(tǒng)級(jí)等設(shè)計(jì)層次上進(jìn)行功耗的降低。一般抽象的層次越高所能降低的功耗越多，系統(tǒng)級(jí)所能降低的功耗是最多的，但同時(shí)實(shí)現(xiàn)的難度也是比較大的。

表格1幾種低功耗方法比較

影響低功耗設(shè)計(jì)方法多閾值優(yōu)化門控時(shí)鐘多電源電壓設(shè)計(jì)電源門控動(dòng)態(tài)電壓頻率調(diào)理技術(shù)

6倍02倍10-50倍

020%40%-50%0

少一些一些一些一些

少少少一些一些

無(wú)無(wú)高高高

低低

無(wú)低

低中等

靜態(tài)功耗

動(dòng)態(tài)功耗

時(shí)序犧牲

面積犧牲

架構(gòu)設(shè)計(jì)驗(yàn)證實(shí)現(xiàn)

對(duì)實(shí)現(xiàn)方法的影響

中等中等高高高

高高

高高

2-3倍40%-70%

3.深亞微米下電路功耗的來(lái)源

3.1.

動(dòng)態(tài)功耗

動(dòng)態(tài)功耗主要包括開(kāi)關(guān)功耗和內(nèi)部功耗。開(kāi)關(guān)功耗為電路結(jié)點(diǎn)翻轉(zhuǎn)的時(shí)候向各個(gè)電路結(jié)點(diǎn)電容充電或者放電時(shí)所產(chǎn)生的功耗，其為動(dòng)態(tài)功耗的主要來(lái)源。對(duì)于較大尺寸工藝下，開(kāi)關(guān)功耗被認(rèn)為是主要功耗來(lái)源。內(nèi)部功耗是指在器件內(nèi)部消耗的功耗，包括內(nèi)部短路功耗和內(nèi)部開(kāi)關(guān)功耗。內(nèi)部短路功耗為內(nèi)部功耗的主要部分。內(nèi)部短路功耗是指管和管由于同時(shí)導(dǎo)通而消耗的功耗。

3.2.靜態(tài)功耗

圖1靜態(tài)功耗來(lái)源

靜態(tài)功耗是指電路處于等待或不工作狀態(tài)時(shí)泄露電流所產(chǎn)生的功耗。主要包括亞閾值漏電流功耗、反向偏置的二極管泄漏電流、CMOS門柵感應(yīng)漏極泄漏電流和CMOS管柵極泄漏電流，具體如圖1所示。

4.低功耗設(shè)計(jì)方法分析

4.1.制造工藝級(jí)低功耗方法

晶體管尺寸的減少提高了系統(tǒng)的集成度，降低了供電電壓，減小了芯片內(nèi)部的寄生電容，從而有效的減少了芯片的動(dòng)態(tài)功耗。但是為了滿足電路的性能，閾值電壓隨著供電電壓的下降而下降，靜態(tài)功耗反而增加，為了降低靜態(tài)功耗，開(kāi)發(fā)出了多閾值電壓的庫(kù)，在不影響芯片性能的前提下盡量降低靜態(tài)功耗。還有采用變閾值電壓工藝，利用CMOS電路的襯底偏置效應(yīng)動(dòng)態(tài)的改變器件的閾值電壓，從而可以節(jié)省芯片的靜態(tài)功耗。近年來(lái)，采用銅互連技術(shù)和低介質(zhì)常數(shù)減少了互連線的電阻和寄生電容，在柵極方面，采用高介電常數(shù)取代二氧化硅和采用金屬柵極取代多晶硅柵極，降低了柵極的電阻和寄生電容，降低了柵極的漏電流。另外利用倒裝芯片技術(shù)等封裝連接技術(shù)可以大大減小I/O口的靜態(tài)功耗。

4.2.電路級(jí)的低功耗方法

4.2.1.多電源電壓技術(shù)

對(duì)于一個(gè)設(shè)計(jì)可以分為不同的區(qū)域，不同的區(qū)域提供不同的供電電壓，如可以將一個(gè)設(shè)計(jì)劃分為存儲(chǔ)器模塊、嵌入式處理器模塊以及其它的規(guī)律模塊。這樣不同的模塊根據(jù)性能的要求不同可以使用不同的供電電壓，從而可以有效的降低芯片的動(dòng)態(tài)功耗。需要提供電平轉(zhuǎn)換單元（LevelShifted）用于不同的電壓域（PowerDomin）之間進(jìn)行信號(hào)的傳遞，包括從低電壓域的信號(hào)傳遞到高電壓域的電平轉(zhuǎn)化單元和從高電壓域的信號(hào)傳遞到低電壓域的電平轉(zhuǎn)化單元。4.2.2.路徑平衡技術(shù)

在組合規(guī)律電路中，對(duì)于一個(gè)規(guī)律門來(lái)說(shuō)其多個(gè)輸入端的信號(hào)到達(dá)時(shí)間由于路徑延時(shí)的不同而不同，這樣會(huì)產(chǎn)生所謂的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，即在規(guī)律門的輸出為穩(wěn)定的規(guī)律值之前會(huì)有毛刺產(chǎn)生。毛剌為短暫的跳變信號(hào)，對(duì)于同歩電路來(lái)說(shuō)只要毛刺不出現(xiàn)在時(shí)鐘電路上并且滿足建立和保持時(shí)間就不會(huì)對(duì)同歩電路的規(guī)律功能造成影響，但是毛刺的出現(xiàn)會(huì)增加電路的跳變次數(shù)從而增加電路的動(dòng)態(tài)功耗。

通過(guò)采用路徑平衡的技術(shù)使得到達(dá)規(guī)律門的信號(hào)之間的延時(shí)一致從而減少毛刺的產(chǎn)生，減少了電路的翻轉(zhuǎn)率，從而降低了電路的動(dòng)態(tài)功耗。常見(jiàn)的路徑平衡技術(shù)如減少路徑的延遲級(jí)數(shù)，使得路徑級(jí)數(shù)相一致，從而使得信號(hào)的延時(shí)一致。

4.3.門級(jí)低功耗技術(shù)

4.3.1.門級(jí)電路的功耗優(yōu)化

門級(jí)電路的功耗優(yōu)化主要用在后端布局布線的歩驟中，用于對(duì)己經(jīng)映射過(guò)的門級(jí)網(wǎng)表所進(jìn)行的優(yōu)化。譬如改變規(guī)律門的驅(qū)動(dòng)能力，交換引腳、技術(shù)映射、相位分派、插入緩沖器等方法。4.3.2.多閾值電壓功耗技術(shù)

隨著工藝的減小，電源電壓，工藝尺寸等都依照比例縮小，閾值電壓的降低會(huì)導(dǎo)致漏電流增大，電路的靜態(tài)功耗增大，所以在深亞微米下工藝廠商提供多閾值電壓庫(kù)的方法減小功耗。低閾值電壓的單元庫(kù)具有高的靜態(tài)漏電流，但速度快；高閾值電壓的単元庫(kù)具有低的泄漏電流，但速度慢；標(biāo)準(zhǔn)閾值的電壓庫(kù)是泄漏電流和閾值電壓的折中。在規(guī)律綜合和后端布局布線的過(guò)程中，我們采用多閾值電壓的優(yōu)化方法，在關(guān)鍵路徑上采用標(biāo)準(zhǔn)閾值的電壓庫(kù)和低閾值的電壓庫(kù)盡量滿足芯片速度的要求，而在非關(guān)鍵路徑有時(shí)序余量的狀況下盡量采用高閾值的電壓庫(kù)。

4.4.寄放器傳輸級(jí)（RTL）的低功耗設(shè)計(jì)

RTL級(jí)的低功耗技術(shù)主要用于降低芯片的動(dòng)態(tài)功耗，其主要的貢獻(xiàn)為降低電路結(jié)點(diǎn)的翻轉(zhuǎn)率，從而降低電路的動(dòng)態(tài)功耗。由于時(shí)序電路是基于觸發(fā)器來(lái)實(shí)現(xiàn)的，而觸發(fā)器的運(yùn)行是通過(guò)時(shí)鐘信號(hào)的翻轉(zhuǎn)來(lái)控制的。時(shí)鐘網(wǎng)絡(luò)的周期性的翻轉(zhuǎn)同時(shí)時(shí)鐘網(wǎng)絡(luò)巨大的負(fù)載導(dǎo)致了時(shí)鐘網(wǎng)絡(luò)的功耗占據(jù)了芯片動(dòng)態(tài)功耗的大部分。門控時(shí)鐘的技術(shù)可以控制觸發(fā)器的時(shí)鐘的關(guān)斷，即將空閑的寄放器的時(shí)鐘關(guān)斷，從而減少時(shí)鐘網(wǎng)絡(luò)的翻轉(zhuǎn)以及寄放器的工作。如圖為一個(gè)插入門控時(shí)鐘的電路。

圖2門控時(shí)鐘低功耗設(shè)計(jì)方法

4.5.體系結(jié)構(gòu)級(jí)的低功耗設(shè)計(jì)

體系結(jié)構(gòu)級(jí)的低功耗技術(shù)是在確定電路實(shí)現(xiàn)方案的時(shí)候需要考慮電路的功耗，設(shè)計(jì)出的電路在面積、速度方面會(huì)有所犧牲，但電路的功耗可以大大的得到降低，常見(jiàn)的結(jié)構(gòu)體系功耗技術(shù)主要包括并行結(jié)構(gòu)和流水線結(jié)構(gòu)這兩種常見(jiàn)的降低功耗的技術(shù)。

4.5.1.并行結(jié)構(gòu)低功耗技術(shù)

并行結(jié)構(gòu)是指將原來(lái)一條數(shù)據(jù)通路的工作分解為在兩條通路上完成，如將一個(gè)功能模塊復(fù)制為兩個(gè)模塊，這樣兩個(gè)模塊同時(shí)并行的工作，大大提高了數(shù)據(jù)的吞

吐容量，若保持原來(lái)的吞吐容量不變，則每個(gè)模塊的工作頻率可以降為原來(lái)的一半，同時(shí)由于工作電壓與工作頻率的線性關(guān)系可以在降低工作頻率的同時(shí)降低電路的工作電壓。

4.5.2.流水線結(jié)構(gòu)的低功耗設(shè)計(jì)

流水線結(jié)構(gòu)就是通過(guò)插入寄放器來(lái)降低組合規(guī)律的長(zhǎng)度，實(shí)質(zhì)上也是一種并行的結(jié)構(gòu)，將指令劃分為多個(gè)歩驟，充分利用每個(gè)時(shí)鐘周期從而可以并行的處理多條指令，從而在保持吞吐量的前提下可以降低電源電壓達(dá)到降低功耗的目的。

4.6.系統(tǒng)級(jí)低功耗設(shè)計(jì)方法

在越高的層次上采取降低功耗的技術(shù)降低的功耗越多，系統(tǒng)級(jí)為降低功耗最高的層次，因而可以降低更多的功耗，但控制更加的繁雜。這個(gè)層次上可以降低的功耗包括靜態(tài)功耗的降低和動(dòng)態(tài)功耗的降低。系統(tǒng)級(jí)的低功耗技術(shù)主要包括動(dòng)態(tài)電源管理（DPM），和動(dòng)態(tài)電壓調(diào)理（DVS），DPM技術(shù)的實(shí)質(zhì)是根據(jù)系統(tǒng)工作負(fù)載的變化狀況，有選擇的將系統(tǒng)資源設(shè)置為低功耗模式，從而達(dá)到降低系統(tǒng)能耗的目的。DVS技術(shù)是根據(jù)工作負(fù)載的變化動(dòng)態(tài)的調(diào)整電源電壓的大小，而不是將模塊的電壓劃分為一個(gè)確定的數(shù)值，因而，技術(shù)應(yīng)用于對(duì)任務(wù)實(shí)時(shí)性要求比較高的系統(tǒng)中，具有很大的