簡(jiǎn)易手持式智能示波表的系統(tǒng)設(shè)計(jì)無(wú)頁(yè)眉頁(yè)腳

.z...簡(jiǎn)易手持式智能示波表的系統(tǒng)設(shè)計(jì)摘要：可編程片上系統(tǒng)(SystemOnaProgrammableChip)設(shè)計(jì)是一個(gè)嶄新的嵌入式系統(tǒng)設(shè)計(jì)方向，它試圖將盡可能大而完整的電子系統(tǒng)在單一FPGA芯片中實(shí)現(xiàn)。與此同時(shí)，高性能、低功耗、微型化是現(xiàn)代數(shù)字示波器開(kāi)展的一個(gè)方向，SOPC技術(shù)的出現(xiàn)為數(shù)字示波器的這種開(kāi)展方向帶來(lái)了一種新的開(kāi)發(fā)技術(shù)。本文介紹了一種基于FPGA的手持式數(shù)字存儲(chǔ)示波表的設(shè)計(jì)方案。在這種方案中，使用了在CycloneII系列芯片EP2C5Q208C8中嵌入NiosIICPU軟核作為控制核心，并用FPGA芯片中剩余的其他可編程邏輯資源構(gòu)成該嵌入式系統(tǒng)的外圍器件控制器，借助于Avalon總線，對(duì)外圍SDRAM、FLASH、ADC、LCD顯示器、按鍵等器件進(jìn)展控制，形成數(shù)字示波表的數(shù)字核心模塊；另外本設(shè)計(jì)配以模擬通道電路對(duì)前端采集的模擬信號(hào)進(jìn)展處理，采用MA*IM公司的MA*114進(jìn)展高速數(shù)據(jù)采集，使用320*240液晶屏做為終端顯示設(shè)備，由此組成了一個(gè)完整的數(shù)字示波表。最后，通過(guò)實(shí)際硬件測(cè)試，本系統(tǒng)不僅完成了設(shè)計(jì)目標(biāo)，而且保證了系統(tǒng)的可擴(kuò)展性和升級(jí)性，驗(yàn)證了本系統(tǒng)方案設(shè)計(jì)的正確性和基于NiosII處理器實(shí)現(xiàn)可編程片上系統(tǒng)的可行性。關(guān)鍵詞：SOPC；示波表；FPGA；NiosIISummarytablehandheldoscilloscopeIntelligentDesignAbstract:ProgrammableSystemonChip(SystemOnaProgrammableChip)designisanewembeddedsystemdesigndirection,aslargeaspossiblewhileittriestopleteelectronicsystemisimplementedinasingleFPGAchip.Atthesametime,highperformance,lowpowerconsumption,miniaturizationisthedevelopmentofamoderndigitaloscilloscopedirection,SOPCtechnologypresentsadigitaloscilloscopethathasbroughtanewdirectionofdevelopmentoftechnology.ThispaperintroducesaFPGA-basedhandhelddigitalstorageoscilloscopetabledesign.Inthisscenario,usethechipsintheCycloneIIEP2C5Q208C8embeddedsoft-coreNiosIICPUasthecontrolandusetheFPGAchipwiththerestofprogrammablelogicresourcesoftheembeddedsystemperipheraldevicecontroller,bymeansofAvalonbusofe*ternalSDRAM,FLASH,ADC,LCDdisplay,buttons,etc.tocontrolthedevicetoformadigitaloscilloscopenumberofcoremodulestable;alsoacpaniedbythedesignonthefrontendanalogcircuittheanalogsignalprocessing,useofMA*IM'sMA*114high-speeddataacquisition,using320*240LCDdisplayasaterminaldisplaydevice,therebytoformapletedigitaloscillograph.Finally,theactualhardwaretesting,thesystemnotonlypletedthedesigngoals,andensurethesystemscalabilityandupgradeabilitytoverifytheaccuracyofthesystemdesignandtheNiosIIprocessor-basedProgrammableSystemonChipfeasibility.Keywords:SOPC;oscilloscope;FPGA;NiosII.z..目錄1緒論11．1示波器簡(jiǎn)介11．1．1示波器的根本工作原理11．1．2數(shù)字示波器的優(yōu)勢(shì)及開(kāi)展現(xiàn)狀11．1．3走在研究前沿的數(shù)字示波表21．2FPGA可編程邏輯器件21．2．1FPGA可編程邏輯器件簡(jiǎn)介21．2．2FPGA與SOPC技術(shù)21．3NiosII軟核處理器系統(tǒng)31．3．1NiosII構(gòu)造及特點(diǎn)31．3．2NiosII處理器總線31．4課題研究?jī)?nèi)容41．4．1本文主要工作41．4．2課題意義與前景42系統(tǒng)整體設(shè)計(jì)方案論證與分析42．1系統(tǒng)設(shè)計(jì)功能目標(biāo)42．2系統(tǒng)設(shè)計(jì)方案分析43硬件電路設(shè)計(jì)53．1前端數(shù)據(jù)處理及采集局部電路設(shè)計(jì)53．1．1信號(hào)調(diào)理電路53．1．2信號(hào)整形電路63．1．3ADC轉(zhuǎn)換電路73．2FPGA硬件電路73．3FPGA內(nèi)部邏輯控制電路83．3．1FIFO存儲(chǔ)器模塊83．3．2PLL鎖相環(huán)倍頻模塊93．3．3采集頻率數(shù)控模塊103．3．4等精度測(cè)頻模塊103．4NiosIICPU及其接口電路113．4．1NiosIICPU電路113．4．2Flash接口電路123．4．3SDRAM接口電路123．4．4LCD液晶接口電路133．4．5鍵盤(pán)接口電路143．5電源模塊設(shè)計(jì)154軟件設(shè)計(jì)164．1可編程器件的程序設(shè)計(jì)164．1．1QuartusII設(shè)計(jì)軟件164．1．2VerilogHDL語(yǔ)言164．1．3等精度測(cè)頻模塊174．1．4采集頻率數(shù)控模塊184．2NiosIICPU程序設(shè)計(jì)204．2．1NiosIIIDE設(shè)計(jì)軟件204．2．2系統(tǒng)整體程序設(shè)計(jì)214．2．3數(shù)據(jù)采集處理程序設(shè)計(jì)214．2．4液晶顯示局部程序設(shè)計(jì)214．2．5鍵盤(pán)掃描局部程序設(shè)計(jì)225系統(tǒng)性能測(cè)試及分析235．1測(cè)試儀器235．2功能測(cè)試235．3數(shù)據(jù)測(cè)試245．4測(cè)試結(jié)果分析246完畢語(yǔ)25[參考文獻(xiàn)]26附錄27致謝30-.z1緒論示波器簡(jiǎn)介示波器是一種用途十分廣泛的電子測(cè)量?jī)x器。它能把肉眼看不見(jiàn)的電信號(hào)變換成看得見(jiàn)的圖象，便于人們研究各種電現(xiàn)象的變化過(guò)程。在現(xiàn)代電子測(cè)量，儀器儀表領(lǐng)域中，示波器是最常使用的儀器之一。1．1．1示波器的根本工作原理電子設(shè)備可以劃分為兩類：模擬設(shè)備和數(shù)字設(shè)備。模擬設(shè)備的電壓變化連續(xù)，而數(shù)字設(shè)備處理的是代表電壓采樣的離散二元碼。同樣，示波器也能分為模擬和數(shù)字類型。模擬示波器工作方式是直接測(cè)量信號(hào)電壓，并通過(guò)從左到右穿過(guò)示波器屏幕的電子束在垂直方向描繪電壓。但模擬示波器只能對(duì)波形進(jìn)展實(shí)時(shí)顯示，并且不能夠進(jìn)展存儲(chǔ)和調(diào)出，這在*些測(cè)量環(huán)境下并不利于測(cè)量工作的進(jìn)展。與模擬示波器不同，數(shù)字示波器通過(guò)模數(shù)轉(zhuǎn)換器〔ADC〕把被測(cè)電壓轉(zhuǎn)換為數(shù)字信息。它捕獲的是波形的一系列樣值，并對(duì)樣值進(jìn)展存儲(chǔ)，存儲(chǔ)限度是判斷累計(jì)的樣值是否能描繪出波形為止。隨后，數(shù)字示波器重構(gòu)波形，將波形顯示在屏幕上[7]。圖1數(shù)字存儲(chǔ)示波器順序處理體系構(gòu)造1．1．2數(shù)字示波器的優(yōu)勢(shì)及開(kāi)展現(xiàn)狀數(shù)字存儲(chǔ)示波器是20世紀(jì)70年代初開(kāi)展起來(lái)的一種新型示波器。示波器可以方便地實(shí)現(xiàn)對(duì)模擬信號(hào)波形進(jìn)展長(zhǎng)期存儲(chǔ)并能利用機(jī)內(nèi)微處理器系統(tǒng)對(duì)存儲(chǔ)的信號(hào)做進(jìn)一步的處理。相對(duì)于模擬示波器，它具有以下幾個(gè)顯著的優(yōu)點(diǎn)：無(wú)閃爍地觀察頻率很低的信號(hào)、長(zhǎng)時(shí)間地保存信號(hào)、具有先進(jìn)的觸發(fā)功能、測(cè)量精度高、具有強(qiáng)大的處理能力、具有數(shù)字信號(hào)的輸入/輸出能力等等[6]。隨著液晶顯示屏和可編程器件的開(kāi)展和廣泛使用，數(shù)字示波器也將引用這些技術(shù)，可編程數(shù)字存儲(chǔ)示波器將成為趨勢(shì)，它采用了先進(jìn)的液晶顯示技術(shù)和可編程邏輯器件FPGA，可以根據(jù)需要隨時(shí)對(duì)功能升級(jí)。另外，數(shù)字示波器的體積也會(huì)減小很多，像手持式數(shù)字示波器，可以方便攜帶。未來(lái)數(shù)字示波器將會(huì)得到更進(jìn)一步的開(kāi)展，能夠進(jìn)展實(shí)時(shí)顯示、存儲(chǔ)和分析復(fù)雜的信號(hào)，利用三維信息〔振幅、時(shí)間性、及多層次輝度顯示幅度分量顯示的頻率〕充分展現(xiàn)信號(hào)的特征。1．1．3走在研究前沿的數(shù)字示波表數(shù)字示波表是數(shù)字示波器的一種，但是相對(duì)于普通的示波器，其優(yōu)點(diǎn)表現(xiàn)在具有普通示波器的根本功能的根底上，大大縮小了整體體積，便于使用者操作和攜帶，對(duì)實(shí)際測(cè)量極為方便。目前數(shù)字示波表主要由高性能微處理器、高速A/D及數(shù)據(jù)處理電路組成。被測(cè)信號(hào)經(jīng)過(guò)輸入通道進(jìn)展信號(hào)調(diào)理，然后經(jīng)過(guò)A/D轉(zhuǎn)換，存入FIFO，供微處理器進(jìn)展處理。微處理器根據(jù)菜單輸入，執(zhí)行相應(yīng)算法，滿足用戶的測(cè)量需求[8]。最近幾年興起的FPGA芯片采用全新的硬件構(gòu)造，可以在內(nèi)部實(shí)現(xiàn)數(shù)字電路，包括FIFO存儲(chǔ)器、DSP高速處理內(nèi)核、NiosII軟核處理器等。這對(duì)數(shù)字示波表的硬件電路設(shè)計(jì)大大提供了方便，在最后設(shè)計(jì)的系統(tǒng)硬件中縮小了體積，并且還保證了系統(tǒng)的可升級(jí)和擴(kuò)展性。FPGA可編程邏輯器件1．2．1FPGA可編程邏輯器件簡(jiǎn)介FPGA是英文FieldProgrammableGateArray的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門陣列，它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的缺乏，又克制了原有可編程器件門電路數(shù)有限的缺點(diǎn)[5]。其主要特點(diǎn)就是完全由用戶通過(guò)軟件進(jìn)展配置和編程，從而完成*種特定的功能，且可以反復(fù)擦寫(xiě)。在修改和升級(jí)時(shí)，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開(kāi)發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了本錢。1．2．2FPGA與SOPC技術(shù)SOPC即System-on-a-Programmable-Chip，中文全稱是可編程片上系統(tǒng)?？删幊唐舷到y(tǒng)〔SOPC〕是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)〔SOC〕，即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)大、可升級(jí)，并具備軟硬件在系統(tǒng)可編程的功能[3]。SOPC技術(shù)與FPGA結(jié)合起來(lái)的應(yīng)用方向主要包括IP硬核嵌入、IP軟核嵌入以及HardCopy技術(shù)應(yīng)用三個(gè)方面。本文中的設(shè)計(jì)就屬于基于FPGA嵌入IP軟核的應(yīng)用，在FPGA中嵌入NiosII軟核，作為本設(shè)計(jì)的主控核心。NiosII軟核處理器系統(tǒng)1．3．1NiosII構(gòu)造及特點(diǎn)NiosII系列軟核處理器是Altera的第二代FPGA嵌入式處理器，其性能超過(guò)200DMIPS。NiosII是通用的32位RISC軟核處理器，是Altera公司特有的基于通用FPGA架構(gòu)的軟CPU內(nèi)核，它支持：完全的32位指令集、數(shù)據(jù)總線和地址空間32位通用目的存放器32個(gè)外部中斷源單指令32*32位乘和除指令得到32位結(jié)果計(jì)算64位和128位乘積專用指令集對(duì)多種片上外設(shè)進(jìn)展，提供片外儲(chǔ)理器和外設(shè)接口具有超過(guò)150DMIPS的性能使用NiosII處理器具有如下優(yōu)勢(shì)：提高系統(tǒng)性能延長(zhǎng)產(chǎn)品的生命周期功能強(qiáng)大、易用的開(kāi)發(fā)工具1．3．2NiosII處理器總線NiosII系統(tǒng)的所有外設(shè)都是通過(guò)Avalon總線與NiosIICPU相接的，Avalon總線是一種協(xié)議較為簡(jiǎn)單但功能很強(qiáng)大的片內(nèi)總線，NiosIICPU通過(guò)Avalon總線與外界進(jìn)展數(shù)據(jù)交換。Avalon總線的特點(diǎn)有：所有外設(shè)接口與Avalon總線時(shí)鐘同步，不需要復(fù)雜的握手/應(yīng)答機(jī)制。所有的信號(hào)都是高電平或低電平有效，便于信號(hào)在總線中高速傳輸。為了方便外設(shè)設(shè)計(jì)，地址、數(shù)據(jù)和控制信號(hào)使用別離的、專用的端口。此外，Avalon總線還包括許多其他特性和約定，用以支持SOPCBuilder軟件自動(dòng)生成系統(tǒng)、總線和外設(shè)，包括：最大4GB的地址空間、內(nèi)置地址譯碼、多主設(shè)備總線構(gòu)造、采用向?qū)椭脩襞渲孟到y(tǒng)、動(dòng)態(tài)地址對(duì)齊等。課題研究?jī)?nèi)容1．4．1本文主要工作本文在FPGA內(nèi)部嵌入IP〔IntellectualProperty〕軟核的SOPC，設(shè)計(jì)并實(shí)現(xiàn)了一款手持式數(shù)字示波表，顯示采用320*240液晶。與現(xiàn)有數(shù)字示波器相比，本設(shè)計(jì)在保持其原有根本功能的根底上，大大縮小了硬件體積，并且能夠根據(jù)需求進(jìn)展擴(kuò)展升級(jí)。1．4．2課題意義與前景本課題成果可以作為通用測(cè)量?jī)x器，廣泛用于電子研發(fā)、維修及調(diào)試等領(lǐng)域。同時(shí)也可用于教育及職業(yè)學(xué)習(xí)，如EDA實(shí)驗(yàn)室的建立、電子設(shè)計(jì)的教學(xué)等。另外，本設(shè)計(jì)中等效采樣局部采用VerilogHDL語(yǔ)言編寫(xiě)，與目前一般采用步進(jìn)延遲電路的方案不盡一樣，與目前等效采樣局部的實(shí)現(xiàn)方案，具有一定的超前意義。2系統(tǒng)整體設(shè)計(jì)方案論證與分析系統(tǒng)設(shè)計(jì)功能目標(biāo)本系統(tǒng)要求能對(duì)較寬幅值*圍和頻率*圍的被測(cè)號(hào)進(jìn)展較高精度的模數(shù)轉(zhuǎn)換并存儲(chǔ)，再經(jīng)過(guò)數(shù)據(jù)處理，送到液晶顯示?？紤]到實(shí)際需求和實(shí)現(xiàn)難度，確定了本系統(tǒng)的主要技術(shù)參數(shù)如下：帶寬：10MHZ信號(hào)輸入*圍：20mv~20v通道：?jiǎn)瓮ǖ来怪膘`敏度：20mV/div、0.2V/div、2.0V/div水平靈敏度：200ns/div--50ms/div輸入阻抗：1M歐工作模式：?jiǎn)未?、連續(xù)、存儲(chǔ)、調(diào)出顯示：波形顯示區(qū)域200*200點(diǎn),分為20格*20格系統(tǒng)設(shè)計(jì)方案分析本系統(tǒng)是采用FPGA+NiosII軟核處理器的架構(gòu)實(shí)現(xiàn)的。利用FPGA構(gòu)建出頻率計(jì)、FIFO存儲(chǔ)器及控制器、數(shù)控分頻器、頻率鎖相環(huán)等模塊，然后將采集的頻率、幅度等數(shù)據(jù)通過(guò)Avalon總線傳輸給NiosII軟核處理器，經(jīng)過(guò)處理之后，在液晶屏幕上顯示。整體硬件框圖如圖2所示。系統(tǒng)的工作流程為，輸入信號(hào)首先經(jīng)過(guò)初步調(diào)理，實(shí)現(xiàn)阻抗匹配，然后分為兩路：一路經(jīng)信號(hào)整形電路后轉(zhuǎn)換成相等頻率的方波信號(hào)供等精度頻率計(jì)進(jìn)展頻率計(jì)數(shù)，這局部完成了頻率參數(shù)的測(cè)量；另外一路信號(hào)經(jīng)過(guò)多路選擇開(kāi)關(guān)后進(jìn)入不同的信號(hào)進(jìn)階調(diào)理電路，處理成ADC采集電壓*圍內(nèi)的信號(hào)，以便于ADC完成對(duì)信號(hào)幅度的采集。因?yàn)楸鞠到y(tǒng)需要完成智能采集的功能，即自動(dòng)根據(jù)輸入信號(hào)的頻率選擇適宜頻率的采集信號(hào)對(duì)輸入信號(hào)進(jìn)展采集，然后顯示在液晶屏幕上。這一功能的實(shí)現(xiàn)機(jī)制是NiosII根據(jù)等精度頻率計(jì)計(jì)算得到輸入波形的頻率，然后指定相應(yīng)的信號(hào)給數(shù)控分頻器，然后控制采樣頻率模塊產(chǎn)生相應(yīng)頻率的采集波形給ADC轉(zhuǎn)換器，完成對(duì)輸入波形的智能采集。圖2整體硬件框圖3硬件電路設(shè)計(jì)前端數(shù)據(jù)處理及采集局部電路設(shè)計(jì)此局部硬件電路主要包括信號(hào)調(diào)理電路、信號(hào)整形電路、ADC轉(zhuǎn)換電路以及ADC與FPGA的接口電路。3．1．1信號(hào)調(diào)理電路信號(hào)調(diào)理電路的主要作用是配合探頭不失真地探測(cè)、衰減或放大信號(hào)，并轉(zhuǎn)換成ADC需要的信號(hào)，同時(shí)實(shí)現(xiàn)信號(hào)的交直流耦合選擇和信號(hào)偏移等[9]。本設(shè)計(jì)中的信號(hào)調(diào)理電路為了保證最終輸入ADC的信號(hào)是在ADC轉(zhuǎn)換器的采樣*圍內(nèi)，因此針對(duì)不同幅度的信號(hào)，分為三路進(jìn)展調(diào)理的。首先信號(hào)進(jìn)入阻抗匹配電路，然后手動(dòng)選擇多路開(kāi)關(guān)，進(jìn)展處理通道選擇，第一路為信號(hào)衰減0.25倍，信號(hào)輸入*圍為2V~20V；第二路為信號(hào)放大2.5倍，信號(hào)輸入*圍為200mV~2V；第三路為信號(hào)放大62.5倍，考慮一級(jí)電路難以實(shí)現(xiàn)，故采用兩級(jí)分級(jí)放大，第一級(jí)放大6.25倍，另外一級(jí)放大10倍，信號(hào)輸入*圍是20mV~200mV。圖3為信號(hào)調(diào)理原理圖。圖中所采用運(yùn)放為TI公司的OPA690[13]，該芯片是一個(gè)具有電壓反應(yīng)特性、寬工作電壓、高輸出電流的寬帶放大器。其芯片特性能夠很好的滿足本設(shè)計(jì)信號(hào)處理電路中所需放大器的需求。圖3信號(hào)調(diào)理原理圖3．1．2信號(hào)整形電路輸入信號(hào)經(jīng)過(guò)比例放大后，經(jīng)過(guò)比擬器可以將任何信號(hào)變換成標(biāo)準(zhǔn)方波波形，然后送入FPGA內(nèi)部的測(cè)頻模塊測(cè)量信號(hào)的頻率。本系統(tǒng)中采用TL3016高速比擬器來(lái)實(shí)現(xiàn)，通過(guò)電位器R24調(diào)節(jié)比擬電壓，可以實(shí)現(xiàn)非過(guò)零比擬。經(jīng)過(guò)整形后的輸出電平與TTL/CMOS電平兼容，可以直接送至FPGA內(nèi)部進(jìn)展頻率測(cè)量。圖4為信號(hào)整形電路。圖4信號(hào)整形電路圖3．1．3ADC轉(zhuǎn)換電路ADC轉(zhuǎn)換器采用MA*IM公司的MA*114[12]。它是具有4路采集通道，轉(zhuǎn)換數(shù)據(jù)長(zhǎng)度8-bit，采集速率可達(dá)1Msps的低功耗ADC芯片。由于MA*114具有4路通道，這樣可以在以后的需求中進(jìn)展多路采集，具有可擴(kuò)展的升級(jí)性能。MA*114的最高轉(zhuǎn)換速率是1Msps，我們?cè)谧x取轉(zhuǎn)換完成后的數(shù)據(jù)時(shí)需要給/RD引腳一個(gè)低電平，所以我們需要控制讀取信號(hào)的頻率在1Msps以下，則可以完全無(wú)誤的讀取轉(zhuǎn)換后的數(shù)字信號(hào)。ADC轉(zhuǎn)換電路圖如圖5所示。圖中的R22是一個(gè)電位器，可以控制基準(zhǔn)電壓，即ADC轉(zhuǎn)換的比擬電壓。圖5MA*114ADC采集電路FPGA硬件電路本設(shè)計(jì)中采用的FPGA芯片為CycloneII系列芯片EP2C5Q208C8[14]，該芯片共有208個(gè)引腳，內(nèi)部LE數(shù)目為4608個(gè)，RAM共有119808位，且內(nèi)部含有2個(gè)硬件PLL和13個(gè)硬件乘法器。這些硬件需求已經(jīng)能夠大大的滿足本設(shè)計(jì)的需求，并且在完本錢設(shè)計(jì)的根底上，仍然具有相當(dāng)可觀的可升級(jí)和擴(kuò)展性。附錄一為FPGA硬件電路圖。該電路圖主要包括FPGA芯片電路、EPCS串行存儲(chǔ)器的電路、時(shí)鐘電路、JTAG接口電路以及復(fù)位電路五個(gè)局部。這五個(gè)局部組成了FPGA的最小系統(tǒng)，F(xiàn)PGA只有具備這五個(gè)電路，才能夠進(jìn)展根本的工作。EPCS存儲(chǔ)器是對(duì)FPGA內(nèi)部電路進(jìn)展存儲(chǔ)的的存儲(chǔ)器，由于FPGA基于SDRAM構(gòu)造，掉電之后不能夠?qū)?nèi)部電路進(jìn)展保存，所以需要一個(gè)Flash存儲(chǔ)器進(jìn)展存儲(chǔ)。本設(shè)計(jì)中選取EPCS1，其具有1M的存儲(chǔ)空間。時(shí)鐘電路局部使用了50M的有源晶振，其在電壓的作用下，能夠輸出非常準(zhǔn)確的頻率時(shí)鐘，經(jīng)由FPGA內(nèi)部的PLL電路，可以使系統(tǒng)工作時(shí)鐘高達(dá)200MHz。JTAG接口電路主要包括JTAG接口和AS下載接口，JTAG主要用于仿真程序下載，便于系統(tǒng)調(diào)試。AS接口用于固化程序至EPCS芯片。復(fù)位電路采用芯片MA*811T對(duì)3.3V系統(tǒng)電源電壓進(jìn)展監(jiān)控，當(dāng)供電電壓超過(guò)或低于芯片內(nèi)部閾值時(shí)，芯片將執(zhí)行強(qiáng)制復(fù)位。這可以有效的防止電源電壓過(guò)高時(shí)燒毀芯片和電源電壓過(guò)低時(shí)而導(dǎo)致FPGA芯片無(wú)法工作等情況的發(fā)生。FPGA內(nèi)部邏輯控制電路本系統(tǒng)中在FPGA內(nèi)部實(shí)現(xiàn)的邏輯控制電路有：FIFO存儲(chǔ)器模塊、PLL鎖相環(huán)倍頻模塊、采集波形頻率數(shù)控模塊、等精度測(cè)頻模塊、NiosIICPU電路模塊。3．3．1FIFO存儲(chǔ)器模塊本設(shè)計(jì)中采用了Altera公司提供的硬件FIFO來(lái)實(shí)現(xiàn)對(duì)數(shù)據(jù)的緩沖。FIFO存儲(chǔ)器是一個(gè)先入先出的雙口緩沖器，F(xiàn)IFO主要實(shí)現(xiàn)了ADC與NiosII處理器之間的數(shù)據(jù)緩沖問(wèn)題，由于其讀寫(xiě)可以異步，很好的解決了兩者速度不兼容的問(wèn)題。由FPGA內(nèi)部生成的FIFO模塊如圖6所示。圖6FIFO模塊電路在此模塊中，端口data[7..0]為ADC數(shù)據(jù)輸入端；q[7..0]為存儲(chǔ)數(shù)據(jù)輸出端；wrclk，rdclk分別為寫(xiě)，讀時(shí)鐘；wrfull為FIFO寫(xiě)滿信號(hào)，當(dāng)FIFO存儲(chǔ)滿時(shí)，該信號(hào)置位；rdempty為讀空信號(hào)，當(dāng)FIFO內(nèi)容被讀空時(shí)，該位置位；aclr為異步清零，使能該位可以清空FIFO內(nèi)部所有數(shù)據(jù)。3．3．2PLL鎖相環(huán)倍頻模塊本模塊采用FPGA硬件IP進(jìn)展調(diào)用生成。該模塊的主要功能是可以對(duì)源輸入時(shí)鐘進(jìn)展時(shí)鐘倍頻和相位變化，產(chǎn)生多個(gè)系統(tǒng)需要的時(shí)鐘[4]。圖7PLL模塊電路此模塊中，inclk0是外部輸入時(shí)鐘，為50MHz，經(jīng)過(guò)PLL后產(chǎn)生三路倍頻信號(hào)：c0不做更改，驅(qū)動(dòng)NiosIICPU，作為CPU的工作時(shí)鐘；c1經(jīng)過(guò)-72度相位偏移，用于SDRAM的時(shí)鐘信號(hào)；c2經(jīng)過(guò)4倍倍頻，為200MHz，用于等效采樣模塊中的△t的產(chǎn)生。3．3．3采集頻率數(shù)控模塊此模塊根據(jù)需要，主要分為兩個(gè)局部，即實(shí)時(shí)采樣分頻模塊和等效采樣模塊。在FPGA中實(shí)現(xiàn)后的模塊圖如圖8所示。圖8頻率數(shù)控模塊電路在此模塊電路中，tdiv模塊即為實(shí)時(shí)采樣分頻模塊，equ_sa_clk為等效采樣模塊。tdiv_data為數(shù)控傳遞的分頻信號(hào)/等效采樣信號(hào)。當(dāng)系統(tǒng)采集被采集信號(hào)的頻率大于1M時(shí)，即采用等效采樣方式；否則采用實(shí)時(shí)采樣模式。根據(jù)分頻信號(hào)對(duì)時(shí)鐘進(jìn)展適宜的分頻后，輸出給ADC的采集端。系統(tǒng)需要確保采樣時(shí)鐘頻率是被采樣信號(hào)頻率的10~20倍，這樣在采集回來(lái)一個(gè)波形周期的采樣點(diǎn)數(shù)在合理的顯示*圍內(nèi)。3．3．4等精度測(cè)頻模塊為了準(zhǔn)確測(cè)量信號(hào)的頻率，系統(tǒng)采用等精度測(cè)頻模塊，將產(chǎn)生的數(shù)據(jù)送入CPU中進(jìn)展處理，然后送出顯示。整個(gè)頻率的測(cè)試*圍為0.1HZ—50MHz。測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。圖9等精度測(cè)頻模塊RTL轉(zhuǎn)換圖。將信號(hào)經(jīng)過(guò)整形電路得到待測(cè)信號(hào)F*，送入TCLK輸入端，采用50MHz標(biāo)準(zhǔn)信號(hào)Fs從BZH時(shí)鐘輸入端輸入。在一定閘門時(shí)間內(nèi)，計(jì)算出被測(cè)信號(hào)的計(jì)數(shù)值N*，和對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值Ns。計(jì)算公式為:3-1測(cè)得的頻率為：3-2在對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)進(jìn)展采集時(shí)，模塊采用對(duì)波形的上升沿進(jìn)展敏感計(jì)數(shù)，即當(dāng)信號(hào)波形的上升沿來(lái)到時(shí)，模塊會(huì)自動(dòng)為相應(yīng)的存放器的值加一。存放器長(zhǎng)度為32位，加以控制模塊計(jì)數(shù)時(shí)間，確保存放器計(jì)數(shù)值不會(huì)溢出。圖9等精度測(cè)頻模塊RTL轉(zhuǎn)換圖NiosIICPU及其接口電路NiosIICPU電路是通過(guò)SOPCBuilder在FPGA內(nèi)部定制而成的。在CPU的接口模塊上，本系統(tǒng)定制了Flash接口、SDRAM接口、EPCS接口、LCD液晶接口、按鍵接口、JTAG模塊和其他一些需要和FPGA內(nèi)部邏輯控制模塊進(jìn)展通信的數(shù)據(jù)端口。3．4．1NiosIICPU電路本設(shè)計(jì)采用Altera公司提供的標(biāo)準(zhǔn)32位NiosII軟核。NiosII軟核作為系統(tǒng)的流程控制中心，可以通過(guò)SOPCBuilder對(duì)NiosII進(jìn)展定制，極大地減少系統(tǒng)的使用資源。由于系統(tǒng)中有多個(gè)模塊需要與NiosII交互，因此需要在CPU中擴(kuò)大Avalon總線接口，到達(dá)將自定義模塊掛入NiosII的目的。系統(tǒng)中掛入Avalon總線上的模塊有FIFO控制模塊、按鍵采集模塊、液晶屏驅(qū)動(dòng)模塊、FLASH、SDRAM等設(shè)備以及各種參數(shù)傳送模塊。NiosIICPU通過(guò)Avalon總線與這些模塊進(jìn)展數(shù)據(jù)通信，完成對(duì)整個(gè)系統(tǒng)的調(diào)控。最終NiosIICPU定制模塊附錄二所示。3．4．2Flash接口電路由于FPGA內(nèi)部存儲(chǔ)空間有限，因此需要在外部擴(kuò)展一片F(xiàn)LASH存儲(chǔ)器，來(lái)存儲(chǔ)程序，支持NiosII軟核的程序設(shè)計(jì)。本設(shè)計(jì)中采用JS28F640，其存儲(chǔ)空間為64M，已完全能夠滿足本設(shè)計(jì)的需要。通過(guò)SOPCBuilder在內(nèi)部參加FlashMemory控制器，完成程序設(shè)計(jì)后可以在使用NiosIIIDE里面的FlashProgrammer將程序下載至Flash中，當(dāng)系統(tǒng)每次上電時(shí)，會(huì)自動(dòng)從Flash中讀取程序。圖10是FLASH芯片的硬件電路圖。圖10Flash芯片硬件電路圖3．4．3SDRAM接口電路本系統(tǒng)在運(yùn)行時(shí)需要對(duì)大量的數(shù)據(jù)進(jìn)展處理，如果放在Flash中進(jìn)展處理，在運(yùn)算速度上會(huì)嚴(yán)重影響系統(tǒng)整體性能，需要在運(yùn)算速度比擬快的RAM中進(jìn)展。而僅僅靠FPGA內(nèi)部的RAM是遠(yuǎn)遠(yuǎn)不夠的。處于設(shè)計(jì)需求考慮，本設(shè)計(jì)采用HY57V641620作為外部擴(kuò)展的SDRAM，該芯片具有8M的存儲(chǔ)空間，已能夠滿足設(shè)計(jì)需求。通過(guò)在SOPCBuilder中定制SDRAM控制器，并掛接在Avalon總線上。圖11為SDRAM芯片的硬件連接圖。圖11SDRAM硬件電路圖3．4．4LCD液晶接口電路本系統(tǒng)采用松山公司的CA320240B液晶模塊對(duì)所需數(shù)據(jù)信息進(jìn)展顯示，該液晶分辨率為320*240，模塊采用RA8835控制器，該控制器支持多種操作時(shí)序，可以方便的用C語(yǔ)言進(jìn)展程序設(shè)計(jì)，然后模擬時(shí)序?qū)σ壕K進(jìn)展控制顯示。該液晶可以分為文本顯示和圖形顯示，最多能夠設(shè)置3個(gè)圖層，內(nèi)部自帶32K數(shù)據(jù)存儲(chǔ)器，可以自由配置每一個(gè)圖層的內(nèi)部數(shù)存儲(chǔ)起始地址，向相應(yīng)的地址寫(xiě)入數(shù)據(jù)，則在相應(yīng)的點(diǎn)上顯示相應(yīng)的數(shù)據(jù)。其硬件電路圖如圖12所示。該液晶數(shù)據(jù)端口是8位，包括命令數(shù)據(jù)和顯示數(shù)據(jù)。圖中的RW1可以調(diào)節(jié)液晶的背光電壓，從而到達(dá)調(diào)節(jié)液晶顯示比照度的目的。由于液晶在顯示時(shí)灌電流比擬大，而FPGA承受電流能力與輸出電流能力比擬有限，為了防止對(duì)FPGA進(jìn)展干擾和傷害，因此在考慮其與FPGA端口相連時(shí)，在與FPGA相連的每個(gè)數(shù)據(jù)線上都串入1K的電阻，進(jìn)展限流和濾波。圖12液晶模塊硬件電路圖3．4．5鍵盤(pán)接口電路鍵盤(pán)一般都由多個(gè)按鍵組成，主要用于嵌入式產(chǎn)品中的人機(jī)交互。在系統(tǒng)設(shè)計(jì)時(shí)，產(chǎn)品設(shè)計(jì)者可以根據(jù)用戶不同的按鍵輸入指定相應(yīng)的功能，以便用戶能夠更好的控制系統(tǒng)。在本設(shè)計(jì)中，為了滿足用戶對(duì)示波表的功能操作，共采用了六個(gè)按鍵，其功能分別是：?jiǎn)未?、連續(xù)、存儲(chǔ)、調(diào)出、水平掃描調(diào)節(jié)、垂直掃描調(diào)節(jié)。對(duì)于按鍵抖動(dòng)，本系統(tǒng)中利用軟件狀態(tài)機(jī)進(jìn)展防止，在軟件設(shè)計(jì)局部有詳細(xì)說(shuō)明。圖13是按鍵模塊的硬件電路圖。圖13按鍵模塊硬件電路圖電源模塊設(shè)計(jì)在本系統(tǒng)中，各局部工作需要6種電源電壓，+12V、-12V、+5V、-5V、+3.3V、+1.2V?！?2V電壓主要用于信號(hào)調(diào)理電路中的運(yùn)算放大器芯片的供電，±5V電壓主要用于一般芯片的工作電壓，+3.3V和+1.2V電壓主要用于FPGA系統(tǒng)中其他芯片的工作電壓。在設(shè)計(jì)中采用LM7812和LM7912產(chǎn)生±12V，采用LM7805和LM7905產(chǎn)生±5V，用AMS117產(chǎn)生+3.3V和+1.2V電源電壓。具體實(shí)現(xiàn)電路圖如下圖。圖14+3.3V和+1.2V電源電路圖圖15±5V電源電路圖圖16±12V電源電路圖4軟件設(shè)計(jì)要完成一個(gè)系統(tǒng)，且需保持其具有升級(jí)性，則必須有軟件支持。在本系統(tǒng)中，軟件設(shè)計(jì)主要包括液晶驅(qū)動(dòng)設(shè)計(jì)、鍵盤(pán)掃描程序的編寫(xiě)、數(shù)據(jù)處理程序以及FPGA內(nèi)部用VerilogHDL語(yǔ)言編寫(xiě)的各種模塊。可編程器件的程序設(shè)計(jì)4．1．1QuartusII設(shè)計(jì)軟件QuartusII是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL〔AlteraHardwareDescriptionLanguage〕等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程[15]。其設(shè)計(jì)流程如圖17所示。圖17QuartusII設(shè)計(jì)流程示意圖4．1．2VerilogHDL語(yǔ)言VerilogHDL是一種硬件描述語(yǔ)言〔HDL:HardwareDiscriptionLanguage〕，是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的構(gòu)造和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VerilogHDL支持硬件設(shè)計(jì)的開(kāi)發(fā)、驗(yàn)證、綜合和測(cè)試；硬件數(shù)據(jù)之間的通信；硬件的設(shè)計(jì)、維護(hù)和修改[1]。本系統(tǒng)中選取VerilogHDL作為描述語(yǔ)言，運(yùn)用了構(gòu)造描述與行為級(jí)描述相結(jié)合的模塊化設(shè)計(jì)方法，既保證了高速的要求，又便于程序的設(shè)計(jì)修改和維護(hù)。、在本系統(tǒng)中利用VerilogHDL構(gòu)建的主要模塊有等精度測(cè)頻模塊和采集頻率的數(shù)控模塊[2]，下面對(duì)兩個(gè)模塊進(jìn)展代碼說(shuō)明。4．1．3等精度測(cè)頻模塊/************************************************************名稱:等精度測(cè)頻模塊*功能:標(biāo)準(zhǔn)頻率為50MHz，在一樣時(shí)間內(nèi)分別對(duì)標(biāo)準(zhǔn)脈沖和待測(cè)方波進(jìn)行計(jì)數(shù)，然后計(jì)算出待測(cè)方波的頻率************************************************************/modulefre_test(BCLK,TCLK,CLR,CL,//inputSTART,DBZQ,DTSQ//output);inputBCLK,TCLK,CLR,CL;outputSTART;output[31:0]DBZQ;//標(biāo)準(zhǔn)頻率計(jì)數(shù)器output[31:0]DTSQ;//測(cè)試頻率計(jì)數(shù)器regENA;reg[31:0]DBZQ;reg[31:0]DTSQ;assignSTART=ENA;/************************************************/always(posedgeBCLKornegedgeCLR)beginif(CLR==1'b0)DBZQ<=0;elseif(ENA==1'b1)DBZQ<=DBZQ+1;End/************************************************/always(posedgeTCLKornegedgeCLR)beginif(CLR==1'b0)DTSQ<=0;elseif(ENA==1'b1)DTSQ<=DTSQ+1;end/************************************************/always(posedgeTCLKornegedgeCLR)beginif(CLR==1'b0)ENA<=1'b0;elseENA<=CL;endendmodule4．1．4采集頻率數(shù)控模塊/************************************************************名稱:實(shí)時(shí)采樣分頻模塊*功能:輸入頻率為200MHz，根據(jù)不同的tdiv_data生成相應(yīng)的頻率至A/D采集端，當(dāng)高于實(shí)時(shí)采樣頻率閾值時(shí)，采用等效采樣模塊。************************************************************/moduletdiv(clk_200M,tdiv_data,A/D_clk);inputclk_200M;input[4:0]tdiv_data;outputA/D_clk;wireA/D_clk;regclk_1K,clk_5K,clk_10K,clk_20K,clk_50K,clk_100K,clk_200K,clk_500K;regclk_1M,clk_4M,clk_10M,clk_50M,clk_100M;reg[7:0]cout_1K,cout_5K,cout_10K,cout_20K,cout_50K,cout_100K;reg[7:0]cout_200K,cout_500K,cout_1M,cout_4M,cout_10M,cout_50M;assignA/D_clk=(clk_1K&&(tdiv_data==1))||(clk_5K&&(tdiv_data==2))||(clk_10K&&(tdiv_data==3))||(clk_20K&&(tdiv_data==4))||(clk_50K&&(tdiv_data==5))||(clk_100K&&(tdiv_data==6))||(clk_200K&&(tdiv_data==7))||(clk_500K&&(tdiv_data==8))||(clk_500K&&(tdiv_data==9))||(clk_4M&&(tdiv_data==10))||(clk_10M&&(tdiv_data==11))||(clk_50M&&(tdiv_data==12))||(clk_100M&&(tdiv_data==13))||(clk_200M&&(tdiv_data==14));…/************************************************************名稱:等效采樣模塊*功能:輸入頻率為200MHz，根據(jù)不同的tdiv_data生成相應(yīng)的頻率至AD采集端，當(dāng)?shù)陀趯?shí)時(shí)采樣頻率閾值時(shí)，此模塊不工作。************************************************************/moduleequ_sa_clk(tdiv_data,AD_clk,sa_clk);input[4:0]tdiv_data;inputAD_clk;outputsa_clk;regequ_clk;reg[16:0]t;reg[8:0]n;wiresa_clk;always(posedgeAD_clk)beginif(t>=(200*20+200))t<=0;elset<=t+1;if(t==(20+1)*(n+1))beginequ_clk<=1;if(n>=200)n<=n+1;elsen<=0;endelseequ_clk<=0;endassignsa_clk=(equ_clk&&(tdiv_data>=10))||(AD_clk&&(tdiv_data<10));endmoduleNiosIICPU程序設(shè)計(jì)4．2．1NiosIIIDE設(shè)計(jì)軟件NiosIIIDE設(shè)計(jì)軟件是Altera公司為NiosII軟核處理器設(shè)計(jì)的專用開(kāi)發(fā)軟件。NiosIIIDE具有良好的設(shè)計(jì)界面，相比其他嵌入式設(shè)計(jì)軟件，除了具有根本的一樣的仿真、在線調(diào)試等功能外，它還提供了多個(gè)設(shè)計(jì)模板，便于用戶開(kāi)發(fā)，同時(shí)它還為NiosII軟核處理器提供許多專屬功能，如代碼硬件加速等[16]。4．2．2系統(tǒng)整體程序設(shè)計(jì)在對(duì)NiosIICPU進(jìn)展程序設(shè)計(jì)中，程序通過(guò)C語(yǔ)言[11]來(lái)進(jìn)展設(shè)計(jì)，其設(shè)計(jì)內(nèi)容主要包括數(shù)據(jù)采集處理程序、液晶顯示驅(qū)動(dòng)程序以及按鍵掃描程序設(shè)計(jì)三個(gè)局部。下面分別對(duì)三個(gè)局部的程序設(shè)計(jì)進(jìn)展介紹和說(shuō)明。4．2．3數(shù)據(jù)采集處理程序設(shè)計(jì)圖18為數(shù)據(jù)采集處理程序的流程圖。圖18數(shù)據(jù)采集處理程序流程圖在數(shù)據(jù)采集處理程序中，包括幅度數(shù)據(jù)和頻率數(shù)據(jù)。幅度數(shù)據(jù)存儲(chǔ)在FIFO中，利用FIFO的滿信號(hào)進(jìn)展程序中斷，當(dāng)ADC向FIFO中填滿數(shù)據(jù)時(shí)，程序產(chǎn)生中斷，我們讀取FIFO的數(shù)據(jù)進(jìn)展處理后顯示在屏幕上。頻率數(shù)據(jù)是由等精度頻率計(jì)數(shù)器提供的，其中包括標(biāo)準(zhǔn)頻率計(jì)數(shù)值和待測(cè)頻率計(jì)數(shù)值，根據(jù)算法便可計(jì)算出待測(cè)波形的頻率，更改相應(yīng)的格式后進(jìn)展顯示。4．2．4液晶顯示局部程序設(shè)計(jì)液晶顯示采用320*240液晶屏，該液晶自帶RA8835控制器，有豐富的指令控制集〔指令集如下列圖所示〕，內(nèi)部有32KRAM存儲(chǔ)器，通過(guò)修改相應(yīng)RAM地址的內(nèi)容就可以實(shí)現(xiàn)對(duì)液晶屏上數(shù)據(jù)進(jìn)展修改。圖19指令集在設(shè)計(jì)中，波形顯示區(qū)域?yàn)?00*200點(diǎn)陣，每格20點(diǎn)。采用兩個(gè)層相疊加進(jìn)展顯示。顯示區(qū)域SAD1為圖層1，用來(lái)顯示波形數(shù)據(jù)和其他數(shù)據(jù)信息，顯示區(qū)域SAD2為圖層2用來(lái)顯示波形顯示邊框和其他一些固定信息。在波形顯示上，由于數(shù)據(jù)一直在更新，假設(shè)采用在寫(xiě)入數(shù)據(jù)時(shí)將整屏數(shù)據(jù)清0，這樣在人眼上會(huì)有短暫的消失現(xiàn)象，為到達(dá)波形的連續(xù)顯示，每次更新數(shù)據(jù)時(shí)，先將一列8*200的數(shù)據(jù)清零，然后再將數(shù)據(jù)寫(xiě)入。由于寫(xiě)入的數(shù)據(jù)很快，這樣根本看不出抖動(dòng)的現(xiàn)象。4．2．5鍵盤(pán)掃描局部程序設(shè)計(jì)由于鍵盤(pán)響應(yīng)要**時(shí)性較高，所以將鍵盤(pán)掃描程序放在定時(shí)中斷中處理，采用狀態(tài)機(jī)[10]掃描法，每定時(shí)10ms，就進(jìn)入中斷進(jìn)展掃描，可以有效避開(kāi)鍵盤(pán)抖動(dòng)，而且提高了系統(tǒng)的工作效率。State0：判斷是否有鍵按下，有鍵按下，則轉(zhuǎn)到state1。State1：根據(jù)掃描判斷鍵值，根據(jù)相應(yīng)的鍵值執(zhí)行相應(yīng)的程序，然后進(jìn)入state2。State2：判斷鍵是否釋放，松開(kāi)，則返回到state0，沒(méi)有，則在state2。按鍵掃描程序的流程圖如下：圖20按鍵掃描程序流程圖5系統(tǒng)性能測(cè)試及分析測(cè)試儀器SP1641B函數(shù)信號(hào)發(fā)生器VC9802A萬(wàn)用表TDS2012數(shù)字示波器SS-7802A模擬示波器功能測(cè)試實(shí)現(xiàn)了存儲(chǔ)調(diào)出波形功能；實(shí)現(xiàn)了單次觸發(fā)顯示波形功能；實(shí)現(xiàn)了等精度頻率測(cè)量功能；實(shí)現(xiàn)了測(cè)量頻率自動(dòng)選擇功能；實(shí)現(xiàn)了電壓峰峰值測(cè)量功能；實(shí)現(xiàn)了按鍵調(diào)整垂直靈敏度功能數(shù)據(jù)測(cè)試〔1〕垂直靈敏度為2.0V/div，信號(hào)峰峰值為5V時(shí)，測(cè)試數(shù)據(jù)如表5.1：表5.1測(cè)試數(shù)據(jù)表1垂直靈敏度2.0V/div，信號(hào)峰峰值VPP=5V頻率實(shí)測(cè)周期誤差實(shí)測(cè)Vpp誤差頻率實(shí)測(cè)周期誤差實(shí)測(cè)Vpp誤差10Hz99.55ms0.45%5.000.00%100kHz9.67us3.30%5.010.20%50Hz20.08ms0.40%5.020.40%500kHz1.96us2.00%5.112.20%10kHz99.16us0.84%5.040.80%1MHz997.5ns0.25%5.061.20%50kHz20.01us0.05%5.020.40%10MHz98.75ns1.25%5.234.60%〔2〕垂直靈敏度為0.2V/div，信號(hào)峰峰值為0.5V時(shí)，測(cè)試數(shù)據(jù)如表5.2：表5.2測(cè)試數(shù)據(jù)表2垂直靈敏度0.1V/div，信號(hào)峰峰值VPP=0.5V頻率實(shí)測(cè)周期誤差實(shí)測(cè)Vpp誤差頻率實(shí)測(cè)周期誤差實(shí)測(cè)Vpp誤差10Hz99.49ms0.51%0.500.00%100kHz9.67us3.30%0.512.00%50Hz20.07ms0.35%0.512.00%500kHz1.96us2.00%0.512.00%10kHz99.14us0.86%0.512.00%1MHz995.0ns0.50%0.512.00%50kHz20.01us0.05%0.500.00%10MHz98.75ns1.25%0.500.00%〔3〕垂直靈敏度為20mV/div，信號(hào)峰峰值為50mV時(shí)，測(cè)試數(shù)據(jù)如表5.3：表5.3測(cè)試數(shù)據(jù)表3垂直靈敏度2mV/div，信號(hào)峰峰值VPP=50mV頻率實(shí)測(cè)周期誤差實(shí)測(cè)Vpp誤差頻率實(shí)測(cè)周期誤差實(shí)測(cè)Vpp誤差10Hz99.51ms0.49%56.331.30%100kHz9.67us3.30%4