VHDL實(shí)驗(yàn)報(bào)告一位半加器全加器的設(shè)計(jì)演示文稿

VHDL實(shí)驗(yàn)報(bào)告一位半加器全加器的設(shè)計(jì)演示文稿當(dāng)前1頁，總共17頁。優(yōu)選VHDL實(shí)驗(yàn)報(bào)告一位半加器全加器的設(shè)計(jì)當(dāng)前2頁，總共17頁。二、實(shí)驗(yàn)?zāi)康?、掌握一位二進(jìn)制半加器與全加器的原理。2、進(jìn)一步熟悉QUARTUSII軟件的使用方法和VHDL輸入。3、掌握元件例化語句的使用。4、學(xué)習(xí)從設(shè)計(jì)文件到模塊符號(hào)的創(chuàng)建過程。當(dāng)前3頁，總共17頁。三、實(shí)驗(yàn)原理 （1）半加器兩輸入，兩輸出。其電路是指對(duì)兩個(gè)輸入數(shù)據(jù)位相加，輸出一個(gè)結(jié)果位和進(jìn)位，沒有進(jìn)位輸入的加法器電路。是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算電路。其真值如下圖所示（S為和輸出，C為進(jìn)位輸出）：當(dāng)前4頁，總共17頁。三、實(shí)驗(yàn)原理（2）全加器三輸入，兩輸出。其電路是在半加器的基礎(chǔ)上加了個(gè)進(jìn)位輸入的加法。其真值表如下圖所示：當(dāng)前5頁，總共17頁。三、實(shí)驗(yàn)原理（3）由數(shù)字電路知識(shí)可知，一位全加器可由兩個(gè)一位半加器與一個(gè)或門構(gòu)成，其原理圖如下圖所示。故可采用元件例化語句來實(shí)現(xiàn)一位全加器。當(dāng)前6頁，總共17頁。四、實(shí)驗(yàn)內(nèi)容在本實(shí)驗(yàn)中，征對(duì)半加器時(shí)，用兩個(gè)撥動(dòng)開關(guān)來表示半加器的兩個(gè)輸入（A、B），用兩個(gè)LED來表示半加器的兩個(gè)輸出（S、C）。對(duì)于全加器時(shí)，其設(shè)計(jì)利用層次結(jié)構(gòu)描述法，首先設(shè)計(jì)半加器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組成全加器電路；最后將全加器電路編譯下載到實(shí)驗(yàn)箱，其中用三個(gè)撥動(dòng)開關(guān)來表示全加器的三個(gè)輸入（Ai、Bi、Ci-1），用兩個(gè)LED來表示全加器的兩個(gè)輸出（Si、Ci）。實(shí)驗(yàn)箱上撥動(dòng)開關(guān)檔位在下方時(shí)表示其輸出為低電平，反之輸出市電平；當(dāng)FPGA與其對(duì)應(yīng)的端口為高電平時(shí)LED就會(huì)發(fā)光，反之LED燈滅。其撥動(dòng)開關(guān)與FPGA管腳的連接表以及LED燈與FPGA管腳連接表如下兩圖所示：當(dāng)前7頁，總共17頁。五、實(shí)驗(yàn)步驟1、建立工程文件1）運(yùn)行QUARTUSII軟件。2）選擇軟件中的菜單File>NewProjectWizard，新建一個(gè)工程。3）點(diǎn)擊NEXT進(jìn)入工作目錄，設(shè)定工程名和實(shí)體名。4）點(diǎn)擊NEXT，進(jìn)入下一設(shè)定對(duì)話框，（本次實(shí)驗(yàn)選用CycloneII系列芯片EP2C35F672C8），在對(duì)話框的左上方的Family下拉菜單中選取CycloneII，在中間右邊的Pincount下拉菜單中選取672，在Speedgrade下拉菜單中選取8，在左下方的Availabledevices框中選取EP2C35F672C8。點(diǎn)擊NEXT完成器件的選取，進(jìn)入EDATOOL設(shè)定界面。5）按默認(rèn)選項(xiàng)，點(diǎn)擊NEXT出現(xiàn)新建工程以前所有的設(shè)定信息，再點(diǎn)擊FINISH完成新建工程的建立。（一）半加器的設(shè)計(jì)當(dāng)前8頁，總共17頁。五、實(shí)驗(yàn)步驟2、建立文本設(shè)計(jì)文件

1）選擇File--New--DeviceDesignFiles--VHDLFile，點(diǎn)擊OK按鈕，打開進(jìn)入文本編輯器對(duì)話框。2）在文本編輯器中輸入對(duì)應(yīng)VHDL程序代碼，如下圖所示：3）對(duì)文本文件進(jìn)行編譯。選擇processing--compilertool--start或直接點(diǎn)快捷欄上的三角形則會(huì)出現(xiàn)編譯器窗口。需要說明的是在進(jìn)行設(shè)計(jì)文件的綜合和分析，也可以單獨(dú)打開某個(gè)分析綜合過程不必進(jìn)行全編譯界面。當(dāng)完成上述窗口的設(shè)定后，點(diǎn)擊START按鈕進(jìn)行設(shè)計(jì)文件的全編譯。如果文件有錯(cuò)，在軟件的下方則會(huì)提示錯(cuò)誤的原因和位置，以便于使用者進(jìn)行修改直到設(shè)計(jì)文件無錯(cuò)。整個(gè)編譯完成，軟件會(huì)提示編譯成功。（一）半加器的設(shè)計(jì)當(dāng)前9頁，總共17頁。五、實(shí)驗(yàn)步驟3、管腳分配1）點(diǎn)擊Assignments菜單下面的AssignmentEditor，進(jìn)入到引腳分配窗口。將彈出的窗口中的All改成pin，再點(diǎn)擊List，在NodesFound窗口會(huì)出現(xiàn)所有信號(hào)的名稱，點(diǎn)擊中間的按鈕則SelectedNodes窗口下方出現(xiàn)被選擇的端口名稱。雙擊OK按鈕，完成設(shè)置。進(jìn)入管腳分配窗口。如下圖所示：2）依照“硬件與FPGA的管腳連接表”分配對(duì)應(yīng)的輸入管腳名，依照“LED燈與FPGA管腳連接表”分配對(duì)應(yīng)的輸出管腳名。本次實(shí)驗(yàn)的分配關(guān)系是：（輸入端a、b分別對(duì)應(yīng)的FPGA管腳名為H8、J8，輸出端c、s分別對(duì)應(yīng)的FPGA管腳名為G13、G15），如下圖所示：3）分配完管腳后，再次進(jìn)行一次全編譯，使分配的管腳有效。（一）半加器的設(shè)計(jì)當(dāng)前10頁，總共17頁。五、實(shí)驗(yàn)步驟4、對(duì)設(shè)計(jì)文件進(jìn)行仿真

1）選擇File--New，在彈出的對(duì)話框中選擇VectorWaveformFile，點(diǎn)擊OK按鈕，打開進(jìn)入一個(gè)空的波形編輯器窗口。2）設(shè)置仿真結(jié)束時(shí)間，波形編輯器默認(rèn)的仿真結(jié)束時(shí)間為1μS，根據(jù)仿真需要，可以自由設(shè)置仿真的結(jié)束時(shí)間（本次設(shè)置的為1ms）。選擇QUARTUSII軟件的Edit--EndTime命令，彈出線路束時(shí)間對(duì)話框，在Time框辦輸入仿真結(jié)束時(shí)間，點(diǎn)擊OK按鈕完成設(shè)置。如下圖所示：3）加入輸入、輸出端口，在波形編輯器窗口左邊的端口名列表區(qū)點(diǎn)擊鼠標(biāo)右鍵，在彈出的右鍵菜單中選擇InsertNodeorBus…命令，在彈出的InsertNodeorBus對(duì)話框界面中點(diǎn)擊NodeFinder…按鈕。在出現(xiàn)的NodeFinder界面中的Filter列表中選擇點(diǎn)擊List，在NodesFound窗口出現(xiàn)所有信號(hào)的名稱，點(diǎn)擊中間的按鈕則SelectedNodes窗口下方出現(xiàn)被選擇的端口名稱。雙擊OK按鈕，完成設(shè)置，回到InsertNodeorBus對(duì)話框，雙擊OK按鈕，所有的輸入、輸出端口將會(huì)在端口名列表區(qū)內(nèi)顯示出來。（一）半加器的設(shè)計(jì)當(dāng)前11頁，總共17頁。五、實(shí)驗(yàn)步驟4、對(duì)設(shè)計(jì)文件進(jìn)行仿真

4）編輯輸入端口波形，即指定輸入端口的邏輯電平變化，在波形編輯窗口中，選擇要輸入波形的輸入端口。以b端口為例，右鍵單擊b，依次選擇value--clock--period，將時(shí)間改為1us。然后重復(fù)此過程將a的時(shí)間改成2us（a的周期是b的2倍），再將輸入端的D0--D3選擇不同的周期（一次要有所差別）。最后選擇軟件的Fie>Save進(jìn)行保存。5）指定仿真器設(shè)置，在仿真過程中有時(shí)序仿真和功能仿真之分，在這里介紹功能仿真。在QUARTUSII軟件中選擇Processing>SimulatorTool命令，打開仿真器工具窗口，如下圖所示。按圖上的提示，首先產(chǎn)生功能仿真網(wǎng)表文件（在simulationmode后選擇Functional），點(diǎn)擊產(chǎn)生功能仿真網(wǎng)表的按鈕GenerateFunctionalSimulationNetlist，產(chǎn)生功能仿真網(wǎng)表，然后點(diǎn)擊開始仿真的START按鈕開始進(jìn)行仿真，直到仿真進(jìn)度條為100%完成仿真。點(diǎn)擊仿真報(bào)告窗口按鈕Report，觀察仿真波形。確定其符合實(shí)驗(yàn)內(nèi)容。實(shí)驗(yàn)仿真波形如下所示：（一）半加器的設(shè)計(jì)當(dāng)前12頁，總共17頁。五、實(shí)驗(yàn)步驟6、從設(shè)計(jì)文件到目標(biāo)器件的加載

完成對(duì)器件的加載有兩種形式，一種是對(duì)目標(biāo)器件進(jìn)行加載文件，一種是對(duì)目標(biāo)器件的配置芯片進(jìn)行加載。這里我們介紹對(duì)目標(biāo)器件EP2C35F672C8進(jìn)行加載的方法。

1）使用下載電纜將PC機(jī)與實(shí)驗(yàn)系統(tǒng)連接起來。2）選擇QUARTUSII軟件的Tools>Programmer命令，進(jìn)行編程器窗口。如果沒有設(shè)置編程硬件，則編程硬件類型為NoHardware，需要對(duì)編程硬件進(jìn)行設(shè)置。點(diǎn)擊HardwareSetup…編程硬件設(shè)置按鈕，進(jìn)行如下圖所示的編程硬件設(shè)置對(duì)話框。3）點(diǎn)擊AddHardware按鈕，出現(xiàn)AddHardware對(duì)話框，在AddHardware對(duì)話框中，從Hardwaretype列表中選擇所需要硬件類型，如果是USB接口的請(qǐng)參照用戶使用手冊(cè)中的USB電纜的安裝與使用，如果使用的是并口下載線則選取如下圖所示的硬件類型，點(diǎn)擊OK按鈕，完成對(duì)硬件類型的設(shè)置。回到編程器硬件設(shè)置窗口，點(diǎn)擊Close按鈕退出設(shè)置。則在編程器對(duì)話框中的編程硬件類型會(huì)出現(xiàn)剛才選取的編程器硬件。4）此次實(shí)驗(yàn)室所用的安裝驅(qū)動(dòng)的方式為：右鍵“我的電腦”--設(shè)備管理器--雙擊有黃色問號(hào)通用USB--驅(qū)動(dòng)程序--更新驅(qū)動(dòng)程序--從列表或安裝……--下一步--下一步--從磁盤安裝--瀏覽--在我的電腦D盤中選擇找到USBbluster即可安裝好驅(qū)動(dòng)。5）如果軟件已運(yùn)行一個(gè)工程，則在打開編程器的時(shí)候，編程器窗口會(huì)自動(dòng)出現(xiàn)這個(gè)工程文件要加載到目標(biāo)器件的文件，如果要加載其它文件可以從其它地方進(jìn)行添加更改。選好加載文件后，再點(diǎn)選Progam/Configure，編程模式選取JTAG模式，點(diǎn)擊STRAT進(jìn)行文件加載，直到加載進(jìn)度變?yōu)?00%，文件成功加載完成。（一）半加器的設(shè)計(jì)當(dāng)前13頁，總共17頁。五、實(shí)驗(yàn)步驟1、建立工程文件（步驟同“半加器的設(shè)計(jì)”）2、建立文本設(shè)計(jì)文件

全加器的設(shè)計(jì)采用“元件例化語句”，故需建立兩個(gè)VHDL文本編輯對(duì)話框（一個(gè)頂層文件，一個(gè)底層文件）。在相應(yīng)的編輯框中輸入相應(yīng)的VHDL語句，再分別以各自的實(shí)體名進(jìn)行保存。注意的是頂層文件名應(yīng)必須與工程名一致。此次實(shí)驗(yàn)底層文件為半加器VHDL語句，頂層文件為全加器VHDL語句，其語句分別如下兩圖所示：接下來的步驟與“半加器的設(shè)計(jì)”步驟一樣。（二）全加器的設(shè)計(jì)當(dāng)前14頁，總共17頁。五、實(shí)驗(yàn)步驟3、管腳分配 主要步驟同“半加器的設(shè)計(jì)”。 本次實(shí)驗(yàn)全加器的本次實(shí)驗(yàn)的分配關(guān)系是：（輸入端a、b、Ci分別對(duì)應(yīng)的FPGA管腳名為H8、J8、J9，輸出端s、ci分別對(duì)應(yīng)的FPGA管腳名為G13、G15），如下圖所示：（二）全加器的設(shè)計(jì)當(dāng)前15頁，總共17頁。五、實(shí)驗(yàn)步驟4、對(duì)設(shè)計(jì)文件進(jìn)行仿真(步驟同“半加器的設(shè)計(jì)”) 全加器中Ci的周期是b的兩倍，b的周期是a的兩倍。實(shí)驗(yàn)仿真波形如下所示：5、從設(shè)計(jì)文件到目標(biāo)器件的加載（步驟同“半加器的設(shè)計(jì)”）（二）全加器的設(shè)計(jì)當(dāng)前16頁，總共17頁。五、實(shí)驗(yàn)步驟

實(shí)驗(yàn)要求創(chuàng)建文件時(shí)底層文件用文本輸入，頂層文件用圖形輸入，即需要將底層的已經(jīng)設(shè)計(jì)好的文本文件生成一個(gè)模塊符號(hào)文件作為自己的功能模塊符號(hào)在頂層調(diào)用，該符號(hào)就像圖形設(shè)計(jì)文件中的任何其它宏功能符號(hào)一樣可被高層設(shè)計(jì)重復(fù)調(diào)用。 其方法為：在建立的文本文件(VHDL半加器代碼)中，選擇Create/Update--CreateSymbolforCurrentFile，點(diǎn)擊確定，即可創(chuàng)建一個(gè)代表剛才打開的設(shè)計(jì)文件功能的符號(hào)（.bsf）。模塊文件創(chuàng)建完成后，再新建一