基于FPGA的psk調(diào)制設計

可編輯版/西南交通大學信息科學與技術(shù)學院通信工程專業(yè)工程實習報告——〔psk調(diào)制解調(diào)器的FPGA實現(xiàn)課題設計報告年級:2010學號:20100147姓名:劉妍專業(yè):通信工程二零一三年七月〔psk調(diào)制解調(diào)器的FPGA實現(xiàn)總體設計基本原理PSK調(diào)制原理相移鍵控<PSK>：一種用載波相位表示輸入信號信息的調(diào)制技術(shù)。移相鍵控分為絕對移相和相對移相兩種。以未調(diào)載波的相位作為基準的相位調(diào)制叫作絕對移相。以二進制調(diào)相為例,取碼元為"1"時,調(diào)制后載波與未調(diào)載波同相；取碼元為"0"時,調(diào)制后載波與未調(diào)載波反相；"1"和"0"時調(diào)制后載波相位差180度。PSK調(diào)制原理圖：PSK解調(diào)原理2PSK信號的解調(diào)只能用相干解調(diào)一種形式。解調(diào)原理框圖及波形如圖所示:二、詳細設計頂層模塊modulebpsk<clk, reset_n, clk_DA, blank_DA_n, sync_DA_n,dataout, dm_out>; inputclk; inputreset_n; outputclk_DA;outputblank_DA_n; outputsync_DA_n;output[7:0]dataout; output[7:0]dm_out; wire[6:0]address; wiredataoutm; wireclk1; wire[7:0]dataout; counterCOUNTER< .clk<clk>, .reset_n<reset_n>, .count<count>, .clk1<clk1> >;PN_SeqPN_SEQ< .clk1<clk1>, .reset_n<reset_n>, .dataoutm<dataoutm> >; ControllerCONTROLLER< .clk<clk>, .reset_n<reset_n>, .dataoutm<dataoutm>, .address<address>,.clk_DA<clk_DA>, .blank_DA_n<blank_DA_n>, .sync_DA_n<sync_DA_n>>; LookUpTableLOOKUPTABLE< .clk<clk>, .reset_n<reset_n>, .address<address>, .dataout<dataout> >;depskdepsk<.clk<clk>,.reset_n<reset_n>, .data<dataout>,.dataout<dm_out>>;endmoduleendmodule分頻模塊modulecounter<clk,reset_n,count,clk1>;inputclk,reset_n;outputclk1;output[6:0]count;regclk1;reg[6:0]count;parameterN=128;always@<posedgeclkornegedgereset_n>if<!reset_n>begincount<=1'b0;clk1<=1'b0;endelseif<count<63>begincount<=count+1'b1;endelsebegincount<=1'b0;clk1<=~clk1;endendmoduleM序列產(chǎn)生模塊modulePN_Seq<clk1,reset_n,dataoutm>;inputclk1; inputreset_n; outputdataoutm; reg[7:1]c; always@<posedgeclk1ornegedgereset_n> beginif<!reset_n>c<=7'b1000000;elsebeginc[2]<=c[1];c[3]<=c[2];c[4]<=c[3];c[5]<=c[4];c[6]<=c[5];c[7]<=c[6];c[1]<=c[2]^c[3]^c[4]^c[7]; end end assigndataoutm=c[7];endmodule控制器模塊moduleController< clk, reset_n,dataoutm, address, clk_DA, blank_DA_n, sync_DA_n>; inputclk; inputreset_n; inputdataoutm; output[6:0]address; outputclk_DA;outputsync_DA_n; outputblank_DA_n;reg[6:0]address_data1; reg[6:0]address_data2; reg[6:0]address_data;//always@<dataoutm>//begin // case<dataoutm>// 1'b0:begin// address_data=address_data2;// end// 1'b1:begin// address_data=address_data1;// end// default:begin// address_data=5'bzzzzz;// end//endcase//end always@<posedgeclkornegedgereset_n> beginif<!reset_n>//beginaddress_data1<=7'b011_1111;//000_0000;//定義初值相位address_data2<=7'b000_0000;//111_0011;//定義初值0 end else// beginaddress_data1<=address_data1+7'b000_0001;//地址依次加一 address_data2<=address_data2+7'b000_0001; end end always@<posedgeclkornegedgereset_n> beginif<!reset_n>address_data<=7'b000_0000;//賦初值 elseif<!dataoutm>address_data<=address_data2;//如果m序列輸出為0,則為address_data2值 elseif<dataoutm> address_data<=address_data1; else ; endassignaddress=address_data;assignclk_DA=clk; assignblank_DA_n=1'b1; assignsync_DA_n=1'b1;endmodule查找表模塊moduleLookUpTable<clk,reset_n,address,dataout,>;inputclk;inputreset_n;input[6:0]address;output[7:0]dataout;reg[7:0]LUT[0:127];always@<posedgeclkornegedgereset_n>beginLUT[34]<=115;LUT[35]<=109;LUT[34]<=115;LUT[35]<=109;LUT[36]<=103;LUT[37]<=97;LUT[38]<=91;LUT[39]<=85;LUT[40]<=79;LUT[41]<=73;LUT[42]<=68;LUT[43]<=62;LUT[44]<=57;LUT[45]<=52;LUT[46]<=47;LUT[47]<=42;LUT[48]<=38;LUT[49]<=33;LUT[50]<=29;LUT[51]<=25;LUT[52]<=22;LUT[53]<=19;LUT[54]<=15;LUT[55]<=13;LUT[56]<=10;LUT[57]<=8;LUT[58]<=6;LUT[59]<=4;LUT[60]<=3;LUT[61]<=2;LUT[62]<=1;LUT[63]<=1;LUT[64]<=0;LUT[65]<=1;LUT[66]<=1;LUT[67]<=2;LUT[68]<=3;LUT[69]<=4;LUT[70]<=6;LUT[71]<=8;beginLUT[0]<=255;LUT[1]<=254;LUT[2]<=253;LUT[3]<=252;LUT[4]<=251;LUT[5]<=250;LUT[6]<=248;LUT[7]<=246;LUT[8]<=244;LUT[9]<=241;LUT[10]<=239;LUT[11]<=235;LUT[12]<=232;LUT[13]<=229;LUT[14]<=225;LUT[15]<=221;LUT[16]<=216;LUT[17]<=212;LUT[18]<=207;LUT[19]<=202;LUT[20]<=197;LUT[21]<=192;LUT[22]<=186;LUT[23]<=181;LUT[24]<=175;LUT[25]<=169;LUT[26]<=163;LUT[27]<=157;LUT[28]<=151;LUT[29]<=145;LUT[30]<=139;LUT[31]<=133;LUT[32]<=127;LUT[33]<=121;LUT[122]<=248;LUT[123]<=250;LUT[122]<=248;LUT[123]<=250;LUT[124]<=251;LUT[125]<=252;LUT[126]<=253;LUT[127]<=255;endendassigndataout=LUT[address];endmoduleLUT[73]<=13;LUT[74]<=15;LUT[75]<=19;LUT[76]<=22;LUT[77]<=25;LUT[78]<=29;LUT[79]<=33;LUT[84]<=57;LUT[85]<=62;LUT[86]<=68;LUT[87]<=73;LUT[88]<=79;LUT[89]<=85;LUT[90]<=91;LUT[91]<=97;LUT[92]<=103;LUT[93]<=109;LUT[94]<=115;LUT[95]<=121;LUT[96]<=127;LUT[97]<=133;LUT[98]<=139;LUT[99]<=145;LUT[100]<=151;LUT[101]<=157;LUT[102]<=163;LUT[103]<=169;LUT[104]<=175;LUT[105]<=181;LUT[106]<=186;LUT[107]<=192;LUT[108]<=197;LUT[109]<=202;LUT[110]<=207;LUT[111]<=212;LUT[112]<=216;LUT[113]<=221;LUT[114]<=225;LUT[115]<=229;LUT[116]<=232;LUT[117]<=235;LUT[118]<=239;LUT[119]<=241;LUT[120]<=244;LUT[121]<=246;解調(diào)模塊moduledepsk<clk, reset_n, data, dataout, >;inputclk; inputreset_n; input[7:0]data; output[7:0]dataout;reg[6:0]counter_value; reg[7:0]middata; always@<posedgeclkorn