2023年ic筆試常見(jiàn)試題

1．sｅtup和ｈｏｌｄup時(shí)間區(qū)別.

Answer:建立時(shí)間:觸發(fā)器在時(shí)鐘沿來(lái)到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間

保持時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到后,其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間

2.多時(shí)域HYPEＲLIＮK＂jａvascriｐｔ.：;＂\t"＿seｌf＂設(shè)計(jì)中,如何解決信號(hào)跨時(shí)域?Ａｎｓwer:

情況比較多,假如簡(jiǎn)樸回答的話就是：跨時(shí)域的信號(hào)要通過(guò)同步器同步,防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào),要送屆時(shí)鐘域2,那么在這個(gè)信號(hào)送屆時(shí)鐘域2之前，要先通過(guò)時(shí)鐘域2的同步器同步后,才干進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器,其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào),也許不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài),由于它們之間沒(méi)有必然關(guān)系,是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的對(duì)的性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào),或地址。當(dāng)同步的是地址時(shí),一般該地址應(yīng)采用格雷碼，由于格雷碼每次只變一位,相稱于每次只有一個(gè)同步器在起作用,這樣可以減少犯錯(cuò)概率，象異步FIＦO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方法。?

假如兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步ＦIＦO來(lái)解決問(wèn)題。?3.lａt(yī)ｃh與register的區(qū)別,為什么現(xiàn)在多用regisｔer.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的?

區(qū)別不多說(shuō)。為什么避免使用latｃh，由于設(shè)計(jì)中用lａt(yī)ch會(huì)使設(shè)計(jì)后期的靜態(tài)時(shí)序分析變的困難(必須用的地方當(dāng)然另當(dāng)別論）。?

行為級(jí)描述中l(wèi)ａｔcｈ產(chǎn)生的因素:多由于構(gòu)造組合邏輯HＹPＥRLＩNK"ｊavascript.:;＂\t"_sｅlf"電路時(shí)，使用iｆ或case語(yǔ)句，沒(méi)有把所有的條件給足,導(dǎo)致沒(méi)有提到的條件,其輸出未知?；蛘呤敲總€(gè)條件分支中,沒(méi)有給出所有輸出的值，這就會(huì)產(chǎn)生ｌatcｈ。所以構(gòu)造組合邏輯電路時(shí)，其aｌways語(yǔ)句中的敏感信號(hào)必須涉及所有的輸入端,每個(gè)條件分支必須把所有的輸出端的值都給出來(lái)。?4.BＬOＣKＩNＧNONBLＯＣＫING賦值的區(qū)別

Ａnswｅｒ：

這個(gè)問(wèn)題可參考的資料很多，講的都很透徹，可以找一下?；居梅ň褪浅Ｕf(shuō)的“組合邏輯用BLOＣＫINＧ,ＨYPEＲLＩNK"javascript.:;＂\t"_sｅlｆ＂時(shí)序邏輯用NＯNBLOCKINＧ”。

5.MＯORE與MEELＥＹ狀態(tài)機(jī)的特性Ansｗer:

?6.IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別

Answeｒ：

假如光說(shuō)概念的話：同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào),完畢復(fù)位動(dòng)作。?

異步復(fù)位不管時(shí)鐘,只要復(fù)位信號(hào)滿足條件,就完畢復(fù)位動(dòng)作。

象芯片的上電復(fù)位就是異步復(fù)位，由于這時(shí)時(shí)鐘振蕩器不一定起振了,也許還沒(méi)有時(shí)鐘脈沖。異步復(fù)位很容易受到復(fù)位端信號(hào)毛刺的影響,比如復(fù)位端信號(hào)由組合邏輯組成，那組合邏輯輸出產(chǎn)生的冒險(xiǎn)，就會(huì)使觸發(fā)器錯(cuò)誤的復(fù)位。

7.實(shí)現(xiàn)N位JohnsonCoｕnｔer,Ｎ=

8.用FSM實(shí)現(xiàn)101１０１的序列檢測(cè)模塊９.集成電路設(shè)計(jì)前端流程及工具。

10.FPＧA和ＡSIC的概念，他們的區(qū)別?11.

ＬATCH和ＤFF的概念和區(qū)別Anｓｗer:

ＬATＣ是H鎖存器，DFF是觸發(fā)器，其電路形式完全不同。

12.用DFF實(shí)現(xiàn)二分頻。Answer:aｌwａyｓ@（poｓｅdgecｌｋ）?

iｆ（rｅsｅt)ｂｅgiｎ

sel＜=１；?

clｋ1<=1；

clｋ2<＝1；?

end?

elsｅｂegin?

ｓｅl<=~seｌ;?

ｉf（ｓel)

clｋ1<=~clk1;?

else?

ｃｌk2<＝~clk2;?

enｄ

13.用VＥＲILＯG或VＨDL寫一段代碼,實(shí)現(xiàn)消除一個(gè)glitchＡｎswer:gｌitch重要發(fā)生在組合邏輯電路輸出，可以加doubleＤFF輸出穩(wěn)定信號(hào)。?14.給一個(gè)表達(dá)式f=ｘxxｘ＋ｘxxx+xｘｘxｘ+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(事實(shí)上就是化簡(jiǎn))

１５.用VERＩLOG或VHDＬ寫一段代碼,實(shí)現(xiàn)1０進(jìn)制計(jì)數(shù)器。

16.給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí),問(wèn)關(guān)鍵途徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵途徑。?17.A,Ｂ,Ｃ，D,Ｅ進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是假如A，B,Ｃ，D，E中１的個(gè)數(shù)比０多,那么F輸出為1,否則F為0），用與非門實(shí)現(xiàn),輸入數(shù)目沒(méi)有限制

?1８.負(fù)數(shù)與正數(shù)相乘的問(wèn)題:

1０1０(-6）*００10(2）?Answer:用補(bǔ)碼相乘時(shí)應(yīng)當(dāng)進(jìn)行相應(yīng)的符號(hào)擴(kuò)展，比如上面是4ｂit相乘，結(jié)果應(yīng)當(dāng)為8ｂit。這樣符號(hào)擴(kuò)展后分別為11111０10和000０0010，然后再用這兩個(gè)數(shù)直接相乘,結(jié)果為，取其低8位1１110100,作為-6*2的結(jié)果。這也是個(gè)補(bǔ)碼形式,再判斷一下高位恢復(fù)為原碼，得到結(jié)果。

?

對(duì)簡(jiǎn)歷上你所寫做過(guò)的東西具體問(wèn)，肯定會(huì)問(wèn)得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就不同樣了,不好說(shuō)什么了。2．?dāng)?shù)字電路設(shè)計(jì)?當(dāng)然必問(wèn)Veｒilｏg／VHDL，如設(shè)計(jì)計(jì)數(shù)器?邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn),時(shí)序(同步異步差異），觸發(fā)器有幾種（區(qū)別,優(yōu)點(diǎn))，全加器等等。比如:設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)ＨYPEＲLINK"javａｓｃripｔ．:;"\t"_ｓelf"系統(tǒng),賣ｓoda水的,只能投進(jìn)三種硬幣，要對(duì)的的找回錢數(shù)１.畫出ｆｓｍ（有限狀態(tài)機(jī)）

2．用HYＰＥRLINK"jaｖａscｒipｔ.:;"\t"＿ｓｅlf"verilogＨＹPＥRLIＮK"jａｖascript．:;"\t"＿self"編程，語(yǔ)法要符合ＨＹPＥRLINK"jａvascrｉpt.:；＂\t"＿ｓｅlｆ"fpga設(shè)計(jì)的規(guī)定

系統(tǒng)方面：假如簡(jiǎn)歷上還說(shuō)做過(guò)ｃpｕ之類,就會(huì)問(wèn)到諸如cpu如何工作，流水線之類的問(wèn)題?3．單片機(jī)、DSＰ、FPＧA、HYPERＬＩNK＂jaｖascript．:;＂\t"_selｆ"嵌入式方面（從沒(méi)碰過(guò)，就大約知道幾個(gè)名字胡扯幾句,歡迎拍磚，也歡迎牛人幫忙補(bǔ)充)?如HＹPERＬIＮK"ｊａvascripｔ.:;"\t"_ｓelｆ"單片機(jī)中斷幾個(gè)/類型，編中斷程序注意什么問(wèn)題

DSＰ的結(jié)構(gòu)（馮．諾伊曼結(jié)構(gòu)嗎？)

嵌入式解決器類型(如HYPEＲLINK"ｊavascrｉpt.:;"＼t"_ｓelf"ARM）,操作系統(tǒng)種類（Vｘwｏｒｋｓ，ucos,winCＥ，linuｘ），操作系統(tǒng)方

面偏CS方向了，在ＣＳ篇里面講了?4．信號(hào)系統(tǒng)基礎(chǔ)

拉氏變換與Z變換公式等類似東西,隨便翻翻書把

如.h(n)＝-a*ｈ(n－1)+b*δ(n)

a.求h(ｎ)的z變換

b.問(wèn)該系統(tǒng)是否為穩(wěn)定系統(tǒng)

c.寫出FIR數(shù)字濾波器的差分方程

以往各種筆試題舉例

運(yùn)用4選1實(shí)現(xiàn)F(x,y,z)=ｘｚ+yｚ＇?用ｍoｓ管搭出一個(gè)二輸入與非門。用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器?用運(yùn)算放大器組成一個(gè)10倍的放大器?微波電路的匹配電阻。

名詞解釋,無(wú)聊的外文縮寫罷了，比如PCI、ECC、DDR、ｉnteｒrupt、pｉｐelｉｎe

IＲQ,ＢIＯS,UＳB,VHDL,ＶLSIVCＯ(壓控振蕩器）RAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IRIIRDＦT(離散傅立葉變換)或者是中文的，比如a量化誤差

b．直方圖

c.白平衡1.什么是Setｕp和Holｄup時(shí)間？建立時(shí)間（SetupTｉｍe)和保持時(shí)間(Ｈoｌdtime）。建立時(shí)間是指在時(shí)鐘邊沿前,數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。假如不滿足建立和保持時(shí)間的話,那么DＦF將不能對(duì)的地采樣到數(shù)據(jù),將會(huì)出現(xiàn)metａstａbilｉｔy的情況。假如數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后連續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？如何判斷?如何消除?在組合邏輯中，由于門的輸入信號(hào)通路中通過(guò)了不同的延時(shí),導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。假如布爾式中有相反的信號(hào)則也許產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法:一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。3用D觸發(fā)器實(shí)現(xiàn)２倍分頻的邏輯電路?Veriｌｏg描述：modulediviｄe2(ｃｌk,ｃlｋ＿ｏ,ｒesｅt）;ｉnpｕtclｋ,ｒesｅt;ouｔｐutclｋ_ｏ；ｗｉｒein;ｒegoｕt;always@(pｏsｅdgeclkｏrpoｓedgereseｔ)iｆ(resｅt)out<=0;elseｏｕt<=in;assigｎin=~out;ａｓsｉｇｎclk＿o＝oｕｔ；ｅndmｏdulｅ４什么是＂線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體規(guī)定?線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用ｏc門來(lái)實(shí)現(xiàn)，由于不用oc門也許使灌電流過(guò)大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5什么是同步邏輯和異步邏輯?同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。6請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。7你知道那些常用邏輯電平?TTL與ＣＯＭＳ電平可以直接互連嗎?1２，5，3．3ＴTL和ＣMOS不可以直接互連,由于TTL是在0.3-３.6V之間，而CMOS則是有在12V的有在５V的。ＣＭOS輸出接到TＴL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5Ｖ或者12V。８可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要,請(qǐng)問(wèn):你所知道的可編程邏輯器件有哪些?PＡL，PLＤ，CPＬD，F(xiàn)PＧA。9試用ＶＨＤL或VERILＯG、ABLE描述８位D觸發(fā)器邏輯。modｕleｄff8(ｃｌｋ，reset，d,ｑ);iｎputｃlk;inputreｓet;input［7:0]d;outpｕt[7：０]q;reg［7:0]q;ａlｗays＠(ｐosedgeclkoｒｐｏseｄgerｅset)if(ｒeseｔ)q＜=0;eｌsｅq＜＝d;endmodulｅ１０設(shè)想你將設(shè)計(jì)完畢一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EＤA軟件（如PＲOＴEL）進(jìn)行設(shè)計(jì)(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？電源的穩(wěn)定上，電容的選取上，以及布局的大小。11用邏輯門和cmｏｓ電路實(shí)現(xiàn)ａb+cd12用一個(gè)二選一mｕx和一個(gè)ｉnv實(shí)現(xiàn)異或1３給了reｇ的setup,hold時(shí)間，求中間組合邏輯的dｅlay范圍。Delay<period－seｔｕｐ－h(huán)olｄ１4如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定期間段內(nèi)達(dá)成一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才干穩(wěn)定在某個(gè)對(duì)的的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平,或者也許處在振蕩狀態(tài),并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。１5用verilog/vhｄl寫一個(gè)fifo控制器涉及空，滿，半滿信號(hào)。1６用vｅriｌｏg／ｖddl檢測(cè)stｒeam中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫。１7用ｍoｓ管搭出一個(gè)二輸入與非門。１8集成電路前段設(shè)計(jì)流程,寫出相關(guān)的工具。19名詞IＲQ,BIOＳ,ＵSB,VHDＬ,ＳDRIRQ:ＩｎｔerrｕptReQuestBIOS:BasicInｐｕtOutpｕｔSysｔeｍＵSB：UnｉversalSerialＢusＶHDL：VHICHａrdｗaｒeDesｃriptｉonＬanguageSDＲ：ＳingleDataRate２0unix命令cp-r,rｍ,unamｅ２1用波形表達(dá)D觸發(fā)器的功能22寫異步Ｄ觸發(fā)器的veｒilogmodulemoduｌedｆf８(cｌｋ,ｒeｓｅｔ,ｄ，q)；ｉｎputｃlk;iｎpuｔrｅset;inｐutｄ；ouｔpuｔq；ｒｅgｑ;ａｌwayｓ@(posｅdgeｃlkoｒpｏsedgeｒeｓeｔ)if(rｅset)q＜＝0;ｅｌｓeq<＝ｄ;endmodｕle２3WhatisPCＣhipsｅｔ？芯片組（Chipsｅt)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、IＳＡ／PCI/AGP插槽、ECＣ糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC（鍵盤控制器)、ＲTC(實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線)、Ｕl(shuí)traDMＡ/33(６６）EIDE數(shù)據(jù)傳輸方式和ＡCＰＩ(高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用,也稱為主橋(HｏｓtBｒｉｄｇｅ）。除了最通用的南北橋結(jié)構(gòu)外,目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展,Intel的8xx系列芯片組就是這類芯片組的代表,它將一些子系統(tǒng)如IＤE接口、音效、MODEＭ和USB直接接入主芯片,可以提供比PＣI總線寬一倍的帶寬,達(dá)成了266ＭB/s。２4用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器25畫狀態(tài)機(jī),接受１，2,５分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢1.setupｔime和holdtime不滿足情況下應(yīng)當(dāng)如何解決?２.什么叫做亞穩(wěn)態(tài)，如何解決?3．Veriｌog中=>和=有什么區(qū)別？４.畫一個(gè)D觸發(fā)器的原理圖(門級(jí)),并且用veｒilｏｇｇaｔeleｖel表達(dá)出來(lái);５.用最少的Mos管畫出一個(gè)與非門；6．寫一段fiｎitestateｍachｉne(重要考察ｃｏdｉnｇｓtyｌe）;答:假如觸發(fā)器的ｓeｔｕptime/holdｔiｍe不滿足,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí),數(shù)據(jù)才干被打入觸發(fā)器。在同步系統(tǒng)中,假如觸發(fā)器的sｅtuptime／holｄtime不滿足，就也許產(chǎn)生亞穩(wěn)態(tài)(Ｍetastabilｉｔy),導(dǎo)致采樣錯(cuò)誤。此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處在不擬定的狀態(tài)，在這段時(shí)間里Ｑ端毛刺、振蕩、固定的某一電壓值,而不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時(shí)間(ｒesｏlutiontime）。通過(guò)ｒｅｓｏluｔioｎtｉme之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒(méi)有必然的關(guān)系。只要系統(tǒng)中有異步元件,亞穩(wěn)態(tài)就是無(wú)法避免的，因此設(shè)計(jì)的電路一方面要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的發(fā)生，另一方面要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感。前者需要同步來(lái)實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)用有不同的解決辦法。在ＩC設(shè)計(jì)中,假如setｕptime沒(méi)有滿足，只有重新綜合，重新約束計(jì),假如ｈoldｔimｅ不滿足,那么可以在poｓtlａｙｏｕt時(shí)候fｉｘ，也可以在綜合時(shí)候使用set_fix-_ｈｏｌｄ命令來(lái)修正建立時(shí)間和保持時(shí)間要看在什么階段出現(xiàn)問(wèn)題了,假如在仿真階段則必須重新改寫代碼,在綜合階段則需要通過(guò)標(biāo)準(zhǔn)單元的選擇調(diào)整，假如綜合中沒(méi)有負(fù)的時(shí)隙,而在后端設(shè)計(jì)中出現(xiàn)問(wèn)題，也可以通過(guò)調(diào)整布局與布線達(dá)成優(yōu)化設(shè)計(jì)，并非象樓上說(shuō)得,一定要從頭綜合。同步復(fù)位與異步復(fù)位異步復(fù)位是不受時(shí)鐘影響的,在一個(gè)芯片系統(tǒng)初始化（或者說(shuō)上電）的時(shí)候需要這么一個(gè)全局的信號(hào)來(lái)對(duì)整個(gè)芯片進(jìn)行整體的復(fù)位,到一個(gè)初始的擬定狀態(tài)。而同步復(fù)位需要在時(shí)鐘沿來(lái)臨的時(shí)候才會(huì)對(duì)整個(gè)系統(tǒng)進(jìn)行復(fù)位。請(qǐng)注意,假如芯片是有多個(gè)時(shí)鐘的系統(tǒng),那么如何保證不同時(shí)鐘域的電路可以“同時(shí)”復(fù)位將會(huì)是一個(gè)重要的問(wèn)題,此外，假如你的時(shí)鐘是一個(gè)低頻時(shí)鐘,那么在這個(gè)系統(tǒng)（涉及其他芯片)上電時(shí)如何保證能和其他芯片同時(shí)復(fù)位?硬件全局異步復(fù)位是必要的，請(qǐng)注意這里加上了“全局”,這是由于異步復(fù)位既然要對(duì)整個(gè)芯片“同時(shí)”復(fù)位，那么布線延時(shí)絕不能不考慮，使用ＦPＧA設(shè)計(jì)時(shí)芯片的異步復(fù)位必須要走全局網(wǎng)絡(luò)。再提醒一點(diǎn),芯片中最佳不要出現(xiàn)多個(gè)異步復(fù)位。一個(gè)關(guān)鍵因素是對(duì)于FPGA而言,多個(gè)異步復(fù)位信號(hào)難以實(shí)現(xiàn)前面規(guī)定的“全局網(wǎng)絡(luò)”。異步復(fù)位最大的優(yōu)點(diǎn)是,數(shù)據(jù)通路就可以不依賴于時(shí)鐘而保證清潔可控。然而,異步復(fù)位也有其固有的缺陷。異步復(fù)位設(shè)計(jì)的DFＴ(可測(cè)性設(shè)計(jì))與STA（靜態(tài)時(shí)序分析)的復(fù)雜性要高于同步復(fù)位設(shè)計(jì);但異步復(fù)位中最嚴(yán)重的問(wèn)題是,假如異步復(fù)位信號(hào)在觸發(fā)器時(shí)鐘有效沿附近“釋放”(復(fù)位信號(hào)從有效變?yōu)闊o(wú)效)的話,也許會(huì)導(dǎo)致觸發(fā)器輸出的亞穩(wěn)態(tài)。IR壓降是指出現(xiàn)在集成電路中電源和地網(wǎng)絡(luò)上電壓下降或升高的一種現(xiàn)象。隨著半導(dǎo)體工藝的演進(jìn)金屬互連線的寬度越來(lái)越窄,導(dǎo)致它的電阻值上升，所以在整個(gè)芯片范圍內(nèi)將存在一定的ＩR壓降。IR壓降的大小決定于從電源ＰAD到所計(jì)算的邏輯門單元之間的等效電阻的大?。樱铮迷O(shè)計(jì)中的每一個(gè)邏輯門單元的電流都會(huì)對(duì)設(shè)計(jì)中的其它邏輯門單元導(dǎo)致不同限度的ＩＲ壓降。假如連接到金屬連線上的邏輯門單元同時(shí)有翻轉(zhuǎn)動(dòng)作，那么因此而導(dǎo)致的ＩＲ壓降將會(huì)很大。然而，設(shè)計(jì)中的某些部分的同時(shí)翻轉(zhuǎn)又是非常重要的，例如時(shí)鐘網(wǎng)絡(luò)和它所驅(qū)動(dòng)的寄存器，在一個(gè)同步設(shè)計(jì)中它們必須同時(shí)翻轉(zhuǎn)。因此,一定限度的ＩR壓降是不可避免的。IR壓降也許是局部或全局性的。當(dāng)相鄰位置一定數(shù)量的邏輯門單元同時(shí)有邏輯翻轉(zhuǎn)動(dòng)作時(shí)，就引起局部IR壓降現(xiàn)象,而電源網(wǎng)格某一特定部分的電阻值特別高時(shí),例如R14遠(yuǎn)遠(yuǎn)超過(guò)預(yù)計(jì)時(shí),也會(huì)導(dǎo)致局部ＩR壓降；當(dāng)芯片某一區(qū)域內(nèi)的邏輯動(dòng)作導(dǎo)致其它區(qū)域的IR壓降時(shí)，稱之為全局現(xiàn)象。IR壓降問(wèn)題的表現(xiàn)經(jīng)常類似一些時(shí)序甚至也許是信號(hào)的完整性問(wèn)題。假如芯片的全局ＩR壓降過(guò)高,則邏輯門就有功能故障，使芯片徹底失效，盡管邏輯仿真顯示設(shè)計(jì)是對(duì)的的。而局部IR壓降比較敏感,它只在一些特定的條件下才也許發(fā)生,例如所有的總線數(shù)據(jù)同步進(jìn)行翻轉(zhuǎn)，因此芯片會(huì)間歇性的表現(xiàn)出一些功能故障。而ＩR壓降比較普遍的影響就是減少了芯片的速度。實(shí)驗(yàn)表白,邏輯門單元上５%的IR壓降將使正常的門速度減少15%總的說(shuō)來(lái),是電壓降的意思。規(guī)模越大的芯片的電流就越大，在電源上產(chǎn)生的壓降也越大。面積增大的芯片也會(huì)惡化電壓。芯片的速度又與電壓成相關(guān)性。幾個(gè)因數(shù)導(dǎo)致時(shí)序,抗噪等問(wèn)題。危害：1。性能（perfｏrmａｎce）由管子的Ｔdeｌaｙ=ｃ/u可知，電壓減少,門的開(kāi)關(guān)速度越慢，性能越差。2。功能(function)事實(shí)上在極端的情況下甚至功能也會(huì)受影響的。在深亞微米下,假如Ｐower／Gｒoｕndｎetｗork做的也很差，然后碰上了很不好的cａse,IRｄrop會(huì)很大，假如用的是hiｇｈVt的pｒocesｓ,則DCｎoｉsemarｇｉn就比較小了。這樣就有也許功能錯(cuò)誤。３。功耗（poｗeｒ）假如沒(méi)有做具體的IＲdroｐ分析,又想功能對(duì)的,那就只有留很大的ｍarｇin了，本來(lái)1.2v可以跑的,也只能用1.5v了。但是這樣功耗也就上去了。4。面積(area）假如要在一定限度上限制IRdrop，就要在chｉｐ里面加上很多的deｃoｕpｌingcapａｃｉtance.占用了很多面積。5。成本(ｃost)功耗上去了，響應(yīng)的散熱,封裝都成了問(wèn)題，需要額外花費(fèi)啦。并且面積變大,也