2023年北郵數(shù)字電路與邏輯設(shè)計實驗報告

北京郵電大學(xué)數(shù)字電路與邏輯設(shè)計實驗報告學(xué)院:班級：姓名：學(xué)號：實驗一QuａｒtuｓII原理圖輸入法設(shè)計與實現(xiàn)一、實驗?zāi)康?熟悉QuartuｓII原理圖輸入法進(jìn)行電路設(shè)計和仿真;掌握ＱuarｔuｓII圖形模塊單元的生成與調(diào)用；熟悉實驗板的使用;二、實驗所用器材：計算機(jī);直流穩(wěn)壓電源；數(shù)字系統(tǒng)與邏輯設(shè)計實驗開發(fā)板。三、實驗任務(wù)規(guī)定用邏輯門設(shè)計實現(xiàn)一個半加器，仿真驗證其功能,并生成新的半加器圖形模塊單元。用（1)中生成的半加器模塊和邏輯門設(shè)計實現(xiàn)一個全加器，仿真驗證其功能，并下載到實驗板測試,規(guī)定用撥碼開關(guān)設(shè)定輸入信號,發(fā)光二極管顯示輸出信號。用3線－8線譯碼器（74LS138）和邏輯門設(shè)計實現(xiàn)函數(shù),仿真驗證其功能，并下載到實驗板測試。規(guī)定用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。四、實驗原理圖及仿真波形圖半加器半加器原理圖仿真波形仿真波形圖分析:根據(jù)仿真波形對比半加器真值表,可以擬定電路實現(xiàn)了半加器的功能。但我們也可以發(fā)現(xiàn)輸出ＳO出現(xiàn)了靜態(tài)功能冒險,要消除該冒險可以加入相應(yīng)的選通脈沖。（２)全加器全加器原理圖仿真波形仿真波形圖分析：根據(jù)仿真波形對比半加器真值表，可以擬定電路實現(xiàn)了全加器的功能７413８3線-8線譯碼器原理圖仿真波形圖仿真波形圖分析;當(dāng)且僅當(dāng)ＡBC輸入為00０、0１0、100、111時，Ｆ=1,可知電路實現(xiàn)了函數(shù)。實驗二用ＶHDL設(shè)計與實現(xiàn)組合邏輯電路實驗?zāi)康?（1)熟悉用VHDL語言設(shè)計時序邏輯電路的方法；（2）熟悉用QuａrtuｓＩI文本輸入法進(jìn)行電路設(shè)計；(3)熟悉不同的編碼及其之間的轉(zhuǎn)換。二、實驗所用器材：(1）計算機(jī)；（2)直流穩(wěn)壓電源；（3)數(shù)字系統(tǒng)與邏輯設(shè)計實驗開發(fā)板。三、實驗任務(wù)規(guī)定（1)用VHDL語言設(shè)計實現(xiàn)一個共陰極7段數(shù)碼管譯碼器;（2)用VHＤＬ語言設(shè)計一個８421碼轉(zhuǎn)余三碼的代碼轉(zhuǎn)換器；（3）用ＶHDＬ語言設(shè)計設(shè)計一個四位２進(jìn)制奇校驗器。四、實驗代碼及仿真波形圖數(shù)碼管譯碼器LＩBRARＹIEEE;USEIEEE.ＳＴD_LOＧIC_１1６4.ALL;USEIＥEE．ＳＴD_LＯGIＣ_ＵNSIGNEＤ.ALL;ＥＮTITYsｈumａgｕanyimaqｉISＰＯRT(A:ＩＮSTD_LOGＩC_VECTＯR(３DOWNTO0）;B：OUTSTＤ＿LOGIC_ＶEＣTOR（6DOWNＴO(shè)0）;C:OＵTSＴD_LOGＩＣ_ＶECTOR(５DOWＮTＯ０))；EＮDshｕmaguａnyimaqi;AＲＣHITECTUREｅｎｃoder_arｃｈOFｓhumａguaｎyimaqiＩＳBEＧＩNPＲOCＥSS（A)ＢＥGＩＮC<=＂01１１11";CASEAＩSWHEN"0000"＝>Ｂ＜="111１11０";--0ＷHEN"0001＂=>B<=＂01100０0";--1ＷＨEＮ"００1０＂=>Ｂ＜="1１011０1";--2WHEN"0011"=＞Ｂ<="1111001";－-3WHEＮ"01０0"=>B<=＂0110０11＂;--4WHEN"010１"=>B<="101101１＂；--5WＨＥN"０110＂=＞B<="1011１11";--6ＷHEN"0111"=>B<＝"１110000";-－7WＨEN"100０"=>B＜=＂1111111＂；--8WＨＥN＂1001"＝>B<="11１１011";-－９WHENOTHＥRS=>B＜＝"ZZZＺZZZ";ENDCASE;EＮＤPROCESS;ENDeｎcoｄer＿arch;仿真波形圖仿真波形分析:A是輸入,A0－A3是由低位到高位變化，Ｂ是數(shù)碼管的各個部分,隨著A輸入的變化，B數(shù)碼管相應(yīng)譯碼出相應(yīng)的數(shù)字顯示出來。84２1碼轉(zhuǎn)余三碼LIBRARYIEＥE；USＥIEEE.STD_LOＧＩC_11６4.ALL;UＳEIEEE.SＴD＿LＯＧＩC_UNSIGNEＤ．AＬL；ENＴITYjxhyusａnmaＩSPORT(A:INＳＴD＿LOＧIC＿VECＴＯR(3DＯWNＴＯ0);B:OUTＳTD_LＯGＩＣ＿ＶＥCＴＯR(3ＤＯWＮTＯ０));ENＤjxｈｙusanma;ARCHＩTECTUＲＥｔraｎs_ｅx3OFjxｈｙｕｓaｎmａISBEＧINPROCESＳ（Ａ)BEGINCAＳEAISWＨEN"0000"＝>Ｂ<＝"00１1"；WHＥN＂00０1＂=>B<="0100";WHＥN"00１0"=>B＜="0１０1";ＷHＥN"0011＂＝>B<="0１1０＂;WHEＮ"0100＂=>B＜＝"011１＂;WHＥN"010１"＝>Ｂ<＝＂1000";WHEN"0110"=>B<＝"１0０1";WHEN"0111"=>B<="10１0";ＷHEN"１０00"＝＞B<＝＂1011"；WHEN"１001"=>B<＝"１１０0";WHＥＮOTＨＥRＳ=>B<＝＂ZZZＺ";ＥNDCＡSE；EＮDPRＯCＥSS;ENDｔrans_ex3;仿真波形圖仿真波形分析:8４21碼轉(zhuǎn)換余三碼,由01１1轉(zhuǎn)換成為了1０10可以看出功能已經(jīng)實現(xiàn)，仿真驗證了代碼功能對的。奇校驗LIBRＡRYIEEＥ;USEIEＥE.SＴD_ＬOGIＣ_1164．ALＬ；ＥNTITYjｘｈｊijiaoyanＩＳＰOＲＴ(Ａ:STD_ＬOＧIC;B:SＴD＿LOＧIC;C:SＴＤ_LOGIC;D：STD_LOＧIC；F:ＯUTSTＤ_LOＧIC）;ENDjxｈjｉjｉaoyan;AＲCHITECＴUREonｅOFｊxｈjiｊiａoｙaｎI(lǐng)ＳSIＧNAＬn1,n2：STD_LＯGIＣ；BＥGINn1<=AXORB;ｎ2＜=n1ＸORC;F＜=ｎ２XOＲD;ENDone；仿真波形圖仿真波形分析：當(dāng)ABCD為1111時，輸出F為0,ABCD為1110時，輸出F為1,可見奇校驗功能得以實現(xiàn)。實驗三用VHDL設(shè)計與實現(xiàn)時序邏輯電路一、實驗?zāi)康?(1）熟悉用VＨDL語言設(shè)計時序邏輯電路的方法;(2）熟悉用QｕarｔusII文本輸入法進(jìn)行電路設(shè)計；(3）熟悉不同的編碼及其之間的轉(zhuǎn)換。二、實驗所用器材:（１)計算機(jī)；（2)直流穩(wěn)壓電源；(３）數(shù)字系統(tǒng)與邏輯設(shè)計實驗開發(fā)板。三、實驗任務(wù)規(guī)定(1)用VHDL語言設(shè)計實現(xiàn)一個8421十進(jìn)制計數(shù)器;(2）用VＨDL語言設(shè)計一個分頻器;（３)將(1)、(2）和數(shù)碼管譯碼器３個電路進(jìn)行連接，并下載到實驗板顯示計數(shù)結(jié)果。四、實驗代碼及仿真波形圖8421十進(jìn)制計數(shù)器LＩBRARYIEEE；USＥIＥEE.STD_LOGIC_1164.ALL；USEIEEＥ.STD_LOGIC_UNSＩＧＮＥD.ＡLＬ;ENTIＴYjxｈsｈijｉnzhiｊishuqiＩSPＯRT(clk,resｅt:INSTD_ＬOGＩC;ｑ:OUTSTD_LＯGＩC_VECTOR(3DＯWＮTO０));ENDｊｘhshijinzｈiｊｉｓhuqi;ＡRＣHITＥＣTＵREaOFｊxhshiｊiｎzhiｊisｈｕqiＩSSIGNALq＿ｔｅmｐ:SＴD_LOＧIC＿VECTOR(３DOＷＮTO0);BＥＧINPROCESS(clk,reset)ＢＥGINIＦrｅset='０'THENｑ_temp<=＂０00０＂;ELＳＩＦcｌk'ＥVＥNＴANDｃｌｋ=＇1'THENＩFq_teｍp="１001"THＥNｑ_temp＜="00００";ELSＥq＿ｔeｍｐ＜＝ｑ_tｅmｐ+1;ＥＮDＩF;ＥNDIF;ＥNDPＲOCESＳ；ｑ<=q_temp;ENDa;仿真波形圖仿真波形圖分析：8４２１十進(jìn)制計數(shù)器隨著時鐘的信號進(jìn)行計數(shù),rｅｓtaｒt是復(fù)位，當(dāng)復(fù)位為零的時候計數(shù)器重新計數(shù)。根據(jù)仿真結(jié)果來看，8421十進(jìn)制計數(shù)器功能得以實現(xiàn)。分頻器LIＢRARＹIＥEＥ;ＵSＥIEEＥ.STＤ_ＬＯGIC_1１64.ALＬ;USEIEEE．SＴD_LＯGＩC_UＮSIGNED.AＬＬ;ENＴITYｊｘhｆenpiｎqiIＳPＯRＴ(cｌk:ＩＮSＴD_LOＧIC;cleａr:ＩNSＴＤ_LＯGＩＣ;clｋ_ｏuｔ:OUTSTD_LOGIC);ENDｊｘhfｅnpｉｎqi;ARCHITＥCTUＲEａOＦｊｘｈｆeｎｐinｑｉＩSSＩGＮＡＬtemｐ:INTEGERＲANGE０TO1１；BEGIＮp1:PRＯＣＥSS（cｌear,clk)ＢEGIＮIFｃｌeａｒ＝＇0'TＨENｔeｍp<=0;EＬＳＩＦclk'EVENTAＮDcｌk=＇１＇THＥNIFtemp＝11ＴHENtｅｍp<=0；ＥLSEtemp<=teｍp+１;EＮDIＦ;ENDIF;ＥNＤPROCESSp１；ｐ2：PRＯCEＳS(ｔemｐ）BＥGINＩＦtemp<6THＥNclｋ_ouｔ＜='0';ELＳＥcｌk_out＜='1＇；ENDＩF;ENDPROＣEＳＳp2；ENDa；仿真波形仿真波形分析：分頻器將頻率分開，置零端正常工作，根據(jù)仿真波形可以看出來，分頻器的功能得以正常實現(xiàn)。組合電路LIBRＡRYIＥEE;USEＩEEE.STD_ＬOGIＣ_1１６4．ALL;ＵSEIEEE.ＳTD＿LＯGＩＣ_UNSIGNEＤ.AＬL;ＥNTＩTYjxhfｅｎpｉｎqiIＳＰＯＲT（clｋ:IＮSTD_ＬOGIC；cｌk＿out:OUTSTD_ＬOＧＩC)；ＥNDjxhfｅｎpｉnqi;AＲCＨITECＴＵRＥbeｈaveOＦjxhfｅnｐinqiISＳIGNＡLtemp：IＮＴEGERRANGE0ＴO(shè)249９9999;SIGＮAＬclktmp:ＳTＤ_LOGIC;BEGINPROCEＳS（ｃlｋ)BEGIＮIFｃlk＇eｖeｎｔＡＮDcｌｋ='1＇TＨENIＦtemp=２499９９９9THENｔeｍp<=０;cｌｋtｍp＜＝ＮOTclkｔmp；ＥLSEteｍp<=ｔemｐ＋1；ENDIＦ;ENＤIF;ＥNDＰROＣＥSＳ;clk_ｏuｔ<=cｌｋtmｐ;ENDｂｅhaｖe;LIBＲAＲYＩEEE；UＳEIEEE．STD_LOGIC＿１164.ALL；USEIＥEE.STD_LOGＩC_UNSIGＮＥD．ALL;ENTITYjxｈｓhｉjiｎzhiISPORT(CLＫ,ＣLEAＲ：ＩＮＳＴD_LOＧＩC；Ｑ:OUTSTＤ_ＬOGIC_ＶEＣTOR(3DOWNTO0))；ENＤjxhsｈｉjiｎzｈi;AＲCＨITECTUREＡOFjxhshｉjｉnｚhiIＳＳIGＮAＬQ＿ＴＥMP:STD_ＬＯGIC_VEＣＴO(shè)R（3DOWNＴＯ０);ＢEＧINPROCESS(CＬK,ｃlear)BEGINIFＣＬEＡR='1'THＥNQ_ＴEＭP<=＂00０0"；ｅlsIＦ(ＣLK'ＥＶENTAＮDCＬK＝＇1')THENIFQ＿TEMP="1００1"ＴHENＱ_TＥMP<=＂0０00"；ELSEQ＿TＥMP<=Ｑ_TＥMP+１；ENDIF；EＮDIF;EＮDPＲＯCＥSS;Q＜=Q_TEMP;ＥＮＤA;LIBＲAＲYIEＥE;ＵSEIEＥE.STD_LOＧIC_11６4.ALL;USＥIEEE．SＴD_LＯGIC_ＵNSIＧＮED.ALL;ＥNＴITYjxｈshumａｇｕanISPORT(ａ:IＮＳTD_LOGＩC_VＥCTOＲ(3DOWNＴＯ0);ｂ:ＯUTSTD_LOGIC_VEＣTOR(７ＤＯWＮTＯ0)；c：OＵTSTD_ＬOＧIC_VECTOR（5DＯWNTO0)）;ＥNDjxhshumaｇuan;ARCＨITECＴUREsｅg7＿ａrchＯＦjxhshumaguanIＳＢEGINPROCESS(a)BEGINc<="0１11１1＂；CＡSEaISＷHＥN"0００0"=>b<＝"0１１11110";－－0WＨEＮ"0001＂=>b<=＂０0１１0000";－-１WＨEＮ"0０10"=＞b<="011０1１01";-－2WHＥN"00１１＂＝>b＜＝"01111001＂;－-3ＷＨEN"01０0"=>b<="０0110011＂;--4WHＥＮ＂0１0１＂=>ｂ＜="010１１0１1"；-－5WHEN＂01１0＂=＞b＜＝"0１01111１＂;-－6ＷHEN"０111"=>b＜="01１10０00";-－7WHEＮ＂１00０"＝>b＜＝＂0111１111";-－8WHEN"１00１＂=>b<=＂０11110１1";－－９ＷHENＯTHERＳ=＞b<＝"000000０0";ＥNDCＡＳE；EＮＤPROCＥSS;ENDseｇ７_aｒcｈ；LＩBRARYIEEE;UＳEIEEE.STD_LＯＧIＣ_１164.ALL;ENＴＩTYｊxhzuhｅdianluIＳPＯRＴ(ain:IＮSTＤ_ＬOGIC；biｎ:INSTD_LOＧIC；cout:ＯＵTSTD_LOGIC_VECTＯR(7dowｎtｏ０);caｔ:OUTＳTD_LOGIC_VECTOR(5ｄoｗｎtｏ0));endjxhzｕhediaｎｌu;AＲＣHＩTECTUREｂehaveOFjxhzuhedianluＩSCOMPONENTjｘhｆenｐinqｉＰORＴ(clk:IＮSTＤ_ＬOGIC;clk＿ouｔ:OUTSTD_LOＧIＣ)；ＥNDCＯMPONＥNT;COMＰOＮENTjxｈsｈijiｎzhiPORＴ(clk，clear：INSＴD＿ＬOＧIC;q:OUTSTD_LＯGＩC＿VECＴO(shè)Ｒ（3ｄｏwnto0）);ＥNDＣＯMＰOＮEＮT;CＯMPＯNEＮTjxhsｈｕmaguanＰORT（a:INSTD_LＯGIC＿VECTOR（3downto0);b:OＵＴSＴD＿LOGIC＿ＶEＣTOR（７dｏｗnto0）;c:OUTＳTD＿LOGIC_ＶEＣＴO(shè)R(５ｄoｗnto0));endCOMＰONEＮT;SIＧＮＡLd：SＴD_LOGIC;SＩＧNALf:ＳＴD_LＯGIC_ＶＥCTＯＲ(3downto0）；ＢEGＩNu1:jxhfenpiｎqiPORＴMAP（clｋ＝>ａin，ｃlk_out＝>d);ｕ2:jxhsｈijinzhｉPORTＭAＰ(clk＝>d，cｌｅａr=＞ｂiｎ,q＝>f);ｕ3：jxhshuｍaguaｎＰOＲＴMAP(ａ＝＞ｆ,b＝>cｏut，c＝>cat)；ＥＮDbehａvｅ;端口的綁定：端口分析：Ain是時鐘信號的輸入綁定了１8串口,ｂiｎ是置零信號綁定了２０串口,ｃaｔ5-０是每個數(shù)碼管各自的綁定,根據(jù)板子上的串口數(shù)字綁定，couｔ7-0是數(shù)碼管的每一個亮的部分，根據(jù)板子上的提醒串口進(jìn)行綁定，根據(jù)編程可以實現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。電路圖：代碼中是使用PORTMＡP進(jìn)行連接的u1：jｘhfｅnｐiｎqiPORTMAP(cｌk＝>ain,clｋ＿ｏut=>d)；ｕ2:jｘhsｈijinzhiＰＯRTＭAP(clk=>ｄ,cleaｒ=>bin,q=>ｆ);u3：ｊxhshumａguaｎPORTMAP(a=>ｆ,b=>ｃｏut，c＝>cａt(yī));在此圖中可以看出ain接分頻器的ｃｌｋ,分頻器的clk_out接十進(jìn)制譯碼器的CＬK,biｎ接十進(jìn)制譯碼器的ＣＬEAR，十進(jìn)制譯碼器的Ｑ接數(shù)碼管的a，數(shù)碼管的ｂ,ｃ分別接ｃｏunt和ｃat。實驗四數(shù)碼管掃描顯示控制器設(shè)計與實現(xiàn)實驗?zāi)康模赫莆誚HDL語言的語法規(guī)范,掌握時序電路描述方法。掌握多個數(shù)碼管動態(tài)掃描現(xiàn)實的原理及設(shè)計方法。實驗所用器材:1．計算機(jī)：裝有Ｑｕarｔｕs軟件,為VＨDL語言提供操作場合。2.直流穩(wěn)壓電源:通過USB接口實現(xiàn),為實驗開發(fā)板提供穩(wěn)定電源。3.數(shù)字系統(tǒng)與邏輯設(shè)計實驗開發(fā)板：使實驗結(jié)果下載到開發(fā)板上,實現(xiàn)整個實驗的最終結(jié)果。三、實驗任務(wù)規(guī)定用VＨＤL語言設(shè)計并實現(xiàn)六個數(shù)碼管串行掃描電路，規(guī)定同時顯示0、1、２、3、4、5這6個不同的數(shù)字圖形到6個數(shù)碼管上。用VHDL語言設(shè)計并實現(xiàn)六個數(shù)碼管滾動顯示電路。循環(huán)左滾動,始終點亮６個數(shù)碼管，左出右進(jìn)。狀態(tài)為：０１234５→123450→2３45０1→34５012→4５012３→5０1234→01２３４5（2)向左滾動，用全滅的數(shù)碼管填充右邊，直至所有變滅,然后再一次從右邊一個一個的點亮。狀態(tài)為0１２345→12345X→２３45XＸ→345ＸＸX→45ＸXXX→５XXXＸX→XXXXXX→XXXＸX０→XXＸＸ01→XXX0１２→XX0123→X012３４→0１23４5,其中“X”表達(dá)數(shù)碼管不顯示。實驗原理多個數(shù)碼管動態(tài)掃描顯示,是將所有數(shù)碼管的相同段并聯(lián)在一起,通過選通信號分時控制各個數(shù)碼管的公共端，循環(huán)依次點亮多個數(shù)碼管，運用人眼的視覺暫留現(xiàn)象,只要掃描的頻率大于5０ＨZ，將看不到閃爍現(xiàn)象。如下圖10-1,是多個數(shù)碼管動態(tài)掃描顯示的電路連接圖。當(dāng)閃爍顯示的發(fā)光二極管閃爍頻率較高時我們將觀測到連續(xù)點亮的現(xiàn)象。同理，當(dāng)多個數(shù)碼管依次顯示,當(dāng)切換速度夠快時，我們將觀測到所有數(shù)碼管都是同事在顯示。一個數(shù)碼管要穩(wěn)定顯示規(guī)定顯示頻率>5０ｈｚ，那么6個數(shù)碼管則需要50*6＝300hｚ以上才干看到連續(xù)穩(wěn)定點亮的現(xiàn)象。ｃat1~cat６是數(shù)碼管選通控制信號，分別相應(yīng)于6個共陰極數(shù)碼管的公共端,當(dāng)catn＝’0’時，其相應(yīng)的數(shù)碼管被點亮。因此,通過控制cat1~ｃat6,就可以控制6個數(shù)碼管循環(huán)依次點亮。代碼及仿真波形圖1．實現(xiàn)六個數(shù)碼管串行掃描電路的思緒及代碼:串行數(shù)碼管ｌibraryｉeｅe;uｓeieｅe．std_logiｃ＿11６4.alｌ;useieｅe.std_logic＿unｓigned.ａll；entitｙｊxhcｈuanxｉngispｏrt（ｃｌear，clk_ｉn:ｉnstd_logic;num:ｏuｔstd_logic_veｃtor(6dowｎto0);ｃaｔ：ouｔsｔd＿logic_ｖectｏｒ（５downtｏ0））；endjｘhchuanxing;arcｈitectureｏneofjxhchｕanxingisｓiｇｎａlｓtatus:integeｒrａnge0to6;ｂｅgiｎprocess（clｋ_in)ｂeginifｃｌear='０'thenstatuｓ＜=０；ｅｌsif(clk_in'eventandｃlk＿in='１＇)tｈenｉfstatus=6thenstaｔus<=1；ｅlｓｅstaｔuｓ<＝sｔatus+1;endｉｆ;enｄif;eｎdｐrocess;procｅss(statｕｓ)bｅｇiｎcaｓeｓｔatuｓiswheｎ1=>num<="１11１1１0";cat<="0１1１11";when２＝＞nｕm＜=＂01１0000"；cat＜="101111";wｈｅn３＝>num<＝"１1０1１0１"；cat<=＂110111";when4＝>nuｍ<=＂111１001";ｃat＜＝"1110１1";when5=>nｕm<="０11001１";cａt(yī)<="１１1１０１＂;whｅｎ6＝>nuｍ＜="101１011＂；ｃat<="１11１１０"；whｅnｏthｅrｓ＝>ｎｕm<=＂000０0０0＂;cat<="００0000";ｅｎdcase；endpｒocｅss;ｅndｏne;仿真波形：仿真波形分析:由仿真波形可以看出數(shù)碼管的串行顯示得以實現(xiàn),置零正常。隨著時鐘輸入的變化,數(shù)碼管進(jìn)行串行顯示。電路圖：端口連接:Clｋ_in接1８口，是時鐘輸入，cat5-0是每個數(shù)碼管各自的綁定，根據(jù)板子上的串口數(shù)字綁定,num7-0是數(shù)碼管的每一個亮的部分,根據(jù)板子上的提醒串口進(jìn)行綁定，根據(jù)編程可以實現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。２．六個數(shù)碼管滾動電路的思緒及代碼:數(shù)碼管滾動顯示librａrｙIEEＥ;uｓeIEEE.STD_LＯGＩＣ_１16４.AＬＬ;usｅIEEE.STD_LOGIC_UNSIGNEＤ．ALＬ；eｎｔityｊxhguｎdｏngｉspｏｒｔ(ｃlk:iｎSTD＿LOＧIC;ｅn:ouｔSＴＤ＿LＯGＩC_VＥCTOR(5ｄownto0);z：ｏutＳTD_LOGIC_ＶECＴO(shè)R(６ｄownto０));ｅndｊxhgundong;arｃhiｔeｃｔurｅquanｍiｅgｕndongoｆjｘｈｇundｏngｉｓsｉgnala:INTEGＥＲRANGＥ0to6;siｇnalb：INTＥGERRANGE０to2０;ｓiｇnａｌc:ＩＮTＥＧERRANＧＥ０to300０;ｓiｇnald:ＩNTＥＧＥＲRANＧE０ｔo3000;beｇinp１:process(a)beｇincasｅａisｗhen0=>en<＝"0１１１11"；ｂ<=cmod12;when１=>ｅn<＝"101111";b＜=(１+c)mｏd1２；wｈen２=>ｅn<="1101１1＂;ｂ<=（２+c)mｏd12;wｈｅn３=>eｎ<=＂１1101１＂;ｂ<=(3+ｃ)mod11;ｗhen4＝>en<＝"11110１";b<＝(4+c)mｏｄ12;ｗhｅｎ５=＞ｅn<=＂１11110";b<＝(5+c)mｏd12;ｗｈenothers=>null;enｄcaｓe;enｄｐrocesｓp1;p２：prｏcess(clk）beｇinifclk＇eveｎtaｎdclk='1'thｅnｉfa=5thｅｎa<=０;ｄ<=１+d;eｌｓｅａ＜=ａ＋1;endiｆ;ifd=2999thenｄ<=０;ｃ＜=c+1;endｉｆ;endif;endpｒoceｓｓp2;p3:ｐroｃess(b)beｇinｃａsebiswｈeｎ０=>z＜="1111110＂;--0wheｎ1=>z＜="011000０＂；--１ｗhen2=>z<="11０1101";--2ｗhen3=>z＜＝"1１11001";--3when４=>z<="0１10０11";--4ｗhｅn5＝>z＜＝"1011011";-－5whｅｎoｔhers=＞ｚ<＝"000００00＂；ｅｎdcase;endpｒocessp３;ｅｎｄ;仿真波形:仿真波形分析:有圖可以看出，數(shù)碼管滾動顯示功能得以正常實現(xiàn)。隨著時鐘的輸入，數(shù)碼管的輸出進(jìn)行著滾動式變化。電路圖：端口連接圖：Ｃlｋ接１8口,是時鐘輸入,en5－0是每個數(shù)碼管各自的綁定,根據(jù)板子上的串口數(shù)字綁定,ｚ6-０是數(shù)碼管的每一個亮的部分,根據(jù)板子上的提醒串口進(jìn)行綁定，根據(jù)編程可以實現(xiàn)讓數(shù)碼管顯示不同的數(shù)字。五、故障及問題分析實驗一在本次實驗中,由于實驗較為簡樸,只要認(rèn)真聽老師講課，細(xì)心實驗，基本沒有大的故障出現(xiàn)。出現(xiàn)的問題重要為當(dāng)輸入頻率較高時,輸出結(jié)果易受器件延遲時間影響。此外，對于多輸入的電路,靜態(tài)功能冒險還是會存在的,在某些情況下應(yīng)當(dāng)加入選通脈沖來消除靜態(tài)功能冒險。實驗二注意VHＤL文獻(xiàn)名與實體名一致,會導(dǎo)致編譯的錯誤。我在實驗的過程中發(fā)生過這種錯誤。在仿真波形的時候,沒有合適的取好輸入信號的周期，導(dǎo)致最終的波形超過了一個半有效周期,經(jīng)老師指出進(jìn)行了修改。下載到板子上程序之前需要綁定串口,綁定完串口之后需要二次編譯，否則功能不能實現(xiàn)。實驗三1．每次實驗中都應(yīng)當(dāng)注意到VHＤＬ的文獻(xiàn)名應(yīng)與實體名一致，假如不一致編譯會報錯。我在實驗過程中雖然原理圖設(shè)計名與工程名相同,但在其后某程序名上犯了錯誤,導(dǎo)致犯錯。２.在仿真波形的觀測中,一定要調(diào)節(jié)好zｏom一選項，縮放出便于觀測的波形。3.在命名過程一定要注意規(guī)范,不要出現(xiàn)非法字符。4.在做10進(jìn)制計數(shù)器時,由于板的固有頻率為晶振的頻率50兆赫茲,所以當(dāng)以微秒級的時鐘去自動跳變太快主線無法看清,應(yīng)當(dāng)加一段程序令時鐘在微秒級跳變25兆次時外