電路與電子技術(shù)簡明教程邏輯代數(shù)基礎(chǔ)

電路與電子技術(shù)簡明教程-邏輯代數(shù)基礎(chǔ)7.１數(shù)制和數(shù)碼7.１數(shù)制和數(shù)碼十進(jìn)制7.1.1一般用數(shù)字表示物理量時(shí)，僅有一位數(shù)碼往往不夠，人們經(jīng)常會(huì)使用進(jìn)位計(jì)數(shù)構(gòu)成的多位數(shù)碼來使用。人們把多位數(shù)碼中每一位的構(gòu)成方法及從低位到高位的進(jìn)位規(guī)則稱為數(shù)制。第七章邏輯代數(shù)基礎(chǔ)日常生活中使用最多的就是十進(jìn)制，有０～９十個(gè)數(shù)碼，基數(shù)為１０。各個(gè)數(shù)碼處于十進(jìn)制的不同數(shù)位時(shí)，所代表的數(shù)值不同，即所對應(yīng)的權(quán)值不同。其中低位和相鄰高位之間的關(guān)系是“逢十進(jìn)一”，故稱為十進(jìn)制。任何一個(gè)十進(jìn)制數(shù)D可展開為7.１數(shù)制和數(shù)碼八進(jìn)制和十六進(jìn)制7.1.3第七章邏輯代數(shù)基礎(chǔ)二進(jìn)制數(shù)只有０和１兩個(gè)數(shù)值，運(yùn)算簡單，有布爾代數(shù)作理論基礎(chǔ)，所以在數(shù)字電路中常用二進(jìn)制數(shù)完成運(yùn)算，每位二進(jìn)制數(shù)的權(quán)是２的冪。，其運(yùn)算規(guī)則為“逢二進(jìn)一，借一作二”。7.１數(shù)制和數(shù)碼十進(jìn)制與二進(jìn)制之間的轉(zhuǎn)換7.1.2第七章邏輯代數(shù)基礎(chǔ)１.二進(jìn)制轉(zhuǎn)換為十進(jìn)制１.二進(jìn)制轉(zhuǎn)換為十進(jìn)制于是將一非十進(jìn)制數(shù)按權(quán)展開成一個(gè)多項(xiàng)式，每項(xiàng)是該項(xiàng)數(shù)碼與相應(yīng)權(quán)值的乘積，把等值的數(shù)碼和權(quán)用等值十進(jìn)制表示即可。7.１數(shù)制和數(shù)碼十進(jìn)制與二進(jìn)制之間的轉(zhuǎn)換7.1.4第七章邏輯代數(shù)基礎(chǔ)２.十進(jìn)制轉(zhuǎn)換為二進(jìn)制１）整數(shù)部分的轉(zhuǎn)換整數(shù)部分的轉(zhuǎn)換采用基數(shù)連除法。所謂基數(shù)連除法就是用目的數(shù)制的基數(shù)去除十進(jìn)制整數(shù)，第一次所得余數(shù)為目的數(shù)的最低位，得到的商再除基數(shù)，直到所得商為０，所得余數(shù)為目的數(shù)最高位。２）小數(shù)部分的轉(zhuǎn)換小數(shù)部分的轉(zhuǎn)換采用基數(shù)連乘法。所謂基數(shù)連乘法，就是用該小數(shù)乘目的數(shù)制的基數(shù)，第一次乘的結(jié)果的整數(shù)部分為目的數(shù)的小數(shù)的最高位，其小數(shù)部分再乘基數(shù)，所得結(jié)果的整數(shù)部分為目的數(shù)小數(shù)的次高位，以此類推，直到小數(shù)部分為０，或達(dá)到要求精度為止。7.１數(shù)制和數(shù)碼BCD編碼7.1.5第七章邏輯代數(shù)基礎(chǔ)1.８４２１編碼在數(shù)字系統(tǒng)中，各種數(shù)值需要轉(zhuǎn)換為二進(jìn)制代碼才能進(jìn)行處理，而人們習(xí)慣使用的是十進(jìn)制數(shù)。這樣就產(chǎn)生了用４位二進(jìn)制來表示１位十進(jìn)制的編碼方法。這種用于表示十進(jìn)制的二進(jìn)制代碼稱為二十進(jìn)制代碼（Binary‐CodedDecimal），簡稱為BCD碼8421編碼是BCD編碼中使用最多的一種編碼形式，是有權(quán)碼（從高位到低位）其四位的權(quán)分別是８、４、２、１。如果把每一個(gè)碼看成１個(gè)４位二進(jìn)制，則代碼的數(shù)值正好等于其所代表的十進(jìn)制大小。7.１數(shù)制和數(shù)碼BCD編碼7.1.5第七章邏輯代數(shù)基礎(chǔ)2.２４２１編碼２４２１碼也是一種有權(quán)碼，該碼也是用４位二進(jìn)制代碼來表示１位十進(jìn)制數(shù)，從高位到低位的權(quán)分別是２、４、２、１。２４２１的權(quán)展開式可寫成：7.１數(shù)制和數(shù)碼BCD編碼7.1.5第七章邏輯代數(shù)基礎(chǔ)３.余３碼余３碼也是用４位二進(jìn)制代碼表示１位十進(jìn)制數(shù)，由于它是在８４２１BCD碼上加００１１得到的，所以這種編碼方式稱為余３碼。第七章邏輯代數(shù)基礎(chǔ)7.2基本邏輯關(guān)系7.2基本邏輯關(guān)系與邏輯7.2.1第七章邏輯代數(shù)基礎(chǔ)圖（a）表示一個(gè)簡單的與邏輯電路，只有當(dāng)A和B同時(shí)接通時(shí)，燈才會(huì)亮。7.2基本邏輯關(guān)系與邏輯7.2.1第七章邏輯代數(shù)基礎(chǔ)A和B只要有１個(gè)不接通或者二者均不通，燈不亮，其真值表如圖（b）表示。7.2基本邏輯關(guān)系與邏輯7.2.1第七章邏輯代數(shù)基礎(chǔ)如果用二值邏輯０和１來表示，并設(shè)開關(guān)不通和燈不亮均用０表示，開關(guān)接通和燈亮用１表示，則得圖（c），其中F表示燈的狀態(tài)。用邏輯表達(dá)式來描述，可寫為7.2基本邏輯關(guān)系與邏輯7.2.1第七章邏輯代數(shù)基礎(chǔ)也有用符號∧、∩表示與運(yùn)算的。用與邏輯門實(shí)現(xiàn)與運(yùn)算，其邏輯符號如圖（d）所示。7.2基本邏輯關(guān)系或邏輯7.2.2第七章邏輯代數(shù)基礎(chǔ)圖（a）表示一個(gè)簡單的或邏輯電路，電壓通過開關(guān)A或者B向燈泡供電。只要開關(guān)A或B接通或二者都接通，則燈亮，7.2基本邏輯關(guān)系或邏輯7.2.2第七章邏輯代數(shù)基礎(chǔ)當(dāng)A和B都不通，則燈不亮。其真值表如圖（b）所示。7.2基本邏輯關(guān)系或邏輯7.2.2第七章邏輯代數(shù)基礎(chǔ)用０和１真值表表示，則得圖（c）。若用邏輯表達(dá)式來描述，則可寫為式中“＋”表示A與B的或運(yùn)算，也表示邏輯加。在某些文獻(xiàn)里，也有用符號∨、∪表示或運(yùn)算的。用與邏輯門實(shí)現(xiàn)或運(yùn)算，其邏輯符號如圖（d）所示。7.2基本邏輯關(guān)系或邏輯7.2.2第七章邏輯代數(shù)基礎(chǔ)用０和１真值表表示，則得圖（c）。若用邏輯表達(dá)式來描述，則可寫為式中“＋”表示A與B的或運(yùn)算，也表示邏輯加。在某些文獻(xiàn)里，也有用符號∨、∪表示或運(yùn)算的。用與邏輯門實(shí)現(xiàn)或運(yùn)算，其邏輯符號如圖（d）所示。7.2基本邏輯關(guān)系非邏輯7.2.3第七章邏輯代數(shù)基礎(chǔ)如圖（a）所示，電壓通過開關(guān)A向燈供電。當(dāng)開關(guān)A接通，燈不亮，當(dāng)A不通，則燈亮。7.2基本邏輯關(guān)系非邏輯7.2.3第七章邏輯代數(shù)基礎(chǔ)其真值表如圖（b）所示。因此可總結(jié)出第三種邏輯關(guān)系：一個(gè)事件（燈亮）的發(fā)生是以其相反的條件作為依據(jù)。7.2基本邏輯關(guān)系非邏輯7.2.3第七章邏輯代數(shù)基礎(chǔ)用０和１真值表表示，則得圖（c）。若用邏輯表達(dá)式來描述，則可寫為式中，字母A上方的短劃線“－”表示非運(yùn)算7.2基本邏輯關(guān)系非邏輯7.2.3第七章邏輯代數(shù)基礎(chǔ)用與邏輯門實(shí)現(xiàn)或運(yùn)算，其邏輯符號如圖（d）所示。7.2基本邏輯關(guān)系其他邏輯關(guān)系7.2.4第七章邏輯代數(shù)基礎(chǔ)在數(shù)字系統(tǒng)中，除了與門、或門、非門外，還有廣泛使用的與非門、或非門、與或非門、異或門、同或門等復(fù)合門電路。這些門的邏輯關(guān)系都是由“與”、“或”、“非”三種基本邏輯關(guān)系組合得到的，故稱為復(fù)合邏輯。“與非”邏輯（NANDLogic）運(yùn)算實(shí)現(xiàn)先“與”后“非”的邏輯運(yùn)算。其表達(dá)式為１.“與非”邏輯7.2基本邏輯關(guān)系其他邏輯關(guān)系7.2.4第七章邏輯代數(shù)基礎(chǔ)“或非”邏輯（NORLogic）運(yùn)算實(shí)現(xiàn)先“或”后“非”的邏輯運(yùn)算。其表達(dá)式為其邏輯符號如圖（a），真值表如圖（b）所示，其邏輯關(guān)系為：“有１出０，全０為１”2.“或非”邏輯7.2基本邏輯關(guān)系其他邏輯關(guān)系7.2.4第七章邏輯代數(shù)基礎(chǔ)“與或非”邏輯運(yùn)算實(shí)現(xiàn)先“與”后“或”再“非”的邏輯運(yùn)算。其表達(dá)式為其邏輯符號如圖所示。3.“與或非”邏輯7.2基本邏輯關(guān)系其他邏輯關(guān)系7.2.4第七章邏輯代數(shù)基礎(chǔ)“異或”邏輯（XORLogic）運(yùn)算時(shí)將兩路輸入進(jìn)行比較，不相同輸出為１，相同輸出為０。異或?qū)?yīng)的邏輯表達(dá)式為實(shí)現(xiàn)異或運(yùn)算的電路稱為異或門，邏輯符號如圖所示。4.“異或”邏輯7.2基本邏輯關(guān)系集成邏輯元件7.2.5第七章邏輯代數(shù)基礎(chǔ)TTL集成電路產(chǎn)品主要有７４、７４H、７４S、７４LS等系列，７４S系列傳輸速度最快（３ms），７４LS功耗最低（２mW）。這里僅介紹７４LS２００。它是２輸入四與非門。此元件的封裝是雙排列直插式，共有１４個(gè)管腳，集成有四組２輸入端的與非門，１４腳為電源。Vcc＝５V，７腳為地。其余為各組輸入、輸出端，如圖７‐９所示。1.常用TTL集成門電路簡介7.2基本邏輯關(guān)系集成邏輯元件7.2.5第七章邏輯代數(shù)基礎(chǔ)由于使用了場效應(yīng)管的結(jié)果，CMOS門的輸入電阻大、功耗低、電壓范圍廣（VDD＝3～18V）、抗干擾性能強(qiáng)。其輸出低電壓低于0.05V，輸出高電壓大于（VDD

－0.05）V，輸入高電平時(shí)允許的最低電壓為０暢７VDD，輸入低電平時(shí)允許的最高電壓為0.3VDD。噪聲容限近0.3VDD，表示干擾信號小于0.3VDD

時(shí)，不會(huì)使門邏輯出錯(cuò)。圖7-10所示為二輸入四或非CMOS門，型號為4001。2.常用集成CMOS門電路簡介第七章邏輯代數(shù)基礎(chǔ)7.3邏輯函數(shù)的運(yùn)算7.3邏輯函數(shù)的運(yùn)算基本定律和規(guī)則7.3.1第七章邏輯代數(shù)基礎(chǔ)1.基本定律7.3邏輯函數(shù)的運(yùn)算基本定律和規(guī)則7.3.1第七章邏輯代數(shù)基礎(chǔ)２.若干常用公式下面給出幾個(gè)常用公式，這些公式都是通過基本定律推出的。在公式法化簡時(shí)，直接運(yùn)用這些公式可以給化簡邏輯函數(shù)帶來方便。上式表明，當(dāng)兩個(gè)與項(xiàng)相加，若一項(xiàng)以另一項(xiàng)為因子，則該項(xiàng)多余。該表達(dá)式說明，當(dāng)一項(xiàng)取反以后是另一項(xiàng)的因子，則該因子是多余的，可以去掉。該證明表示，當(dāng)兩個(gè)乘積項(xiàng)分別含有兩個(gè)因子，則這兩個(gè)與項(xiàng)的其他因子組成的第三項(xiàng)多余。7.3邏輯函數(shù)的運(yùn)算基本定律和規(guī)則7.3.1第七章邏輯代數(shù)基礎(chǔ)3.邏輯函數(shù)運(yùn)算規(guī)則１）代入規(guī)則對于任何一個(gè)含有變量A的等式，如果所有出現(xiàn)A的地方都以另一個(gè)邏輯式代替，則等式仍然成立。２）反演規(guī)則對于邏輯函數(shù)F，將表達(dá)式中的所有“·”換成“＋”，“＋”換成“.”，常量０換成１，常量１換成０，所有原變量換成反變量，所有反變量換成原變量，即得反函數(shù)

。在求反演式過程中還需遵循以下兩個(gè)原則：（１）仍遵循“先括號，然后乘，最后加”的運(yùn)算次序，且運(yùn)算順序與原式相同。（２）兩個(gè)變量以上的反號保留。7.3邏輯函數(shù)的運(yùn)算基本定律和規(guī)則7.3.1第七章邏輯代數(shù)基礎(chǔ)3.邏輯函數(shù)運(yùn)算規(guī)則１）代入規(guī)則對于任何一個(gè)含有變量A的等式，如果所有出現(xiàn)A的地方都以另一個(gè)邏輯式代替，則等式仍然成立。２）反演規(guī)則對于邏輯函數(shù)F，將表達(dá)式中的所有“·”換成“＋”，“＋”換成“.”，常量０換成１，常量１換成０，所有原變量換成反變量，所有反變量換成原變量，即得反函數(shù)。３）對偶規(guī)則在介紹對偶規(guī)則前先定義對偶式。設(shè)F為邏輯表達(dá)式，如果將F中所有的“＋”換成“·”，“·”換成“＋”，１換成０，０換成１，而變量保持不變，則所得新的邏輯式就稱為F的對偶式，記為F′。7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)的表示方法7.3.2第七章邏輯代數(shù)基礎(chǔ)1.真值表將輸入變量所有取值情況及其相應(yīng)的輸出結(jié)果，全部列表表示，即為真值表。7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)的表示方法7.3.2第七章邏輯代數(shù)基礎(chǔ)2.邏輯表達(dá)式將輸入輸出關(guān)系寫成與或非等邏輯運(yùn)算的組合式，稱為邏輯表達(dá)式，簡稱邏輯式。如圖所示判決電路，當(dāng)A閉合，B和C中至少一個(gè)閉合，則可表示為ABC＋ABC＋ABC，故其邏輯表達(dá)式為F＝AB＋AC7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)的表示方法7.3.2第七章邏輯代數(shù)基礎(chǔ)3.邏輯圖將邏輯表達(dá)式中的與或非等運(yùn)算關(guān)系用相應(yīng)的邏輯符號表示出來，即為邏輯圖表示。如圖所示的判決電路，其邏輯圖如圖所示。7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)的表示方法7.3.2第七章邏輯代數(shù)基礎(chǔ)4.不同表示方法的相互轉(zhuǎn)換（1）真值表與邏輯式之間的相互轉(zhuǎn)換真值表轉(zhuǎn)換為邏輯表達(dá)式，找出真值表中輸出為1的乘積項(xiàng)相或，對應(yīng)的輸入變量，1寫成原變量，0寫成反變量。２）邏輯式與邏輯圖之間的相互轉(zhuǎn)換邏輯表達(dá)式轉(zhuǎn)換成邏輯圖的方法，將邏輯符號用邏輯圖畫出來。7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)的表示方法7.3.2第七章邏輯代數(shù)基礎(chǔ)5.邏輯表達(dá)式的標(biāo)準(zhǔn)表達(dá)式在介紹標(biāo)準(zhǔn)表達(dá)式之前，先介紹最大項(xiàng)和最小項(xiàng)的定義。１）最小項(xiàng)對于n個(gè)變量的邏輯函數(shù)，存在m個(gè)包含這n個(gè)變量的乘積項(xiàng)，這n個(gè)變量均以原變量或反變量的形式出現(xiàn)一次，則稱乘積項(xiàng)m為該組變量的最小項(xiàng)。7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)的表示方法7.3.2第七章邏輯代數(shù)基礎(chǔ)5.邏輯表達(dá)式的標(biāo)準(zhǔn)表達(dá)式２）最大項(xiàng)對于n個(gè)變量的邏輯函數(shù)，存在m個(gè)包含這n個(gè)變量的或項(xiàng)，這n個(gè)變量均以原變量或反變量的形式出現(xiàn)一次，則稱或項(xiàng)m為該組變量的最大項(xiàng)。7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)代數(shù)法化簡7.3.3第七章邏輯代數(shù)基礎(chǔ)1.合并項(xiàng)法利用公式

將兩項(xiàng)合并，由代數(shù)規(guī)則A和B可以用任何復(fù)雜邏輯代替。利用公式

或者常用公式利用公式

消去多余因子。

利用A＋A＝A和公式２.吸收法3.消因子法4.配項(xiàng)法7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)卡諾圖化簡7.3.4第七章邏輯代數(shù)基礎(chǔ)1.卡諾圖構(gòu)成將n個(gè)變量的全部最小項(xiàng)用小方格表示，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置。（１）n個(gè)變量的卡諾圖有個(gè)方格，每個(gè)方格對應(yīng)一個(gè)最小項(xiàng)。（２）每個(gè)變量與其反變量將卡諾圖等分成兩部分，所占方格個(gè)數(shù)相同。（３）卡諾圖上兩個(gè)相鄰的方格所代表的最小項(xiàng)只有１個(gè)變量相異。7.3邏輯函數(shù)的運(yùn)算邏輯函數(shù)卡諾圖化簡7.3.4第七章邏輯代數(shù)基礎(chǔ)2.卡諾圖的填入邏輯函數(shù)都可以用最小項(xiàng)之和表示，自然也就可以用由最小項(xiàng)構(gòu)成的卡諾圖表示，只需要先將函數(shù)表示為最小項(xiàng)之和的形式，然后在卡諾圖上跟這些最小項(xiàng)對應(yīng)的位置上填１，其余填０或空白，就得到該邏輯函數(shù)的卡諾圖。也就是說，任何一個(gè)邏輯函數(shù)都等