數(shù)字電子技術(shù)第7章(新)課件

概述第7章大規(guī)模集成電路本章小結(jié)隨機存取存儲器(RAM)

只讀存儲器(ROM)

可編程邏輯器件(PLD)

7.1概述

主要要求：

了解半導(dǎo)體存儲器的作用、類型與特點。一、用SSI和MSI構(gòu)成數(shù)字系統(tǒng)存在的問題從前幾章所學(xué)的知識我們知道，用中規(guī)模器件實現(xiàn)電路比用小規(guī)模實現(xiàn)電路簡單，但要構(gòu)成一個較復(fù)雜的數(shù)字系統(tǒng)時，仍需多片SSI和MSI器件，因而存在著設(shè)備體積大、重量大、功耗高、成本高、可靠性差等缺點。若能把系統(tǒng)的全部或部分模塊集成在一個芯片內(nèi)，就可以有效地改善電子線路的性能。隨著集成電路制造工藝的不斷改進和完善，大規(guī)模集成電路也就應(yīng)運而生了。近年來，隨著電子設(shè)計自動化技術(shù)的發(fā)展，以及可編程邏輯器件的廣泛應(yīng)用，使電子電路設(shè)計方法和手段都得到了不斷的改進和創(chuàng)新，也為大規(guī)模集成電路的應(yīng)用開辟了新的途徑?？梢灶A(yù)見，大規(guī)模集成電路必將越來越廣泛地應(yīng)用于通信技術(shù)、計算機技術(shù)、自動控制技術(shù)等領(lǐng)域中，PLD的原理和應(yīng)用是每個電子工程師必備的一門技術(shù)。大規(guī)模集成電路的制造技術(shù)和應(yīng)用技術(shù)都得到了飛速發(fā)展，主要表現(xiàn)在以下幾個方面。（1）密度越來越高單片密度已達十萬、幾十萬、甚至幾百萬門，已進入超大規(guī)模和甚大規(guī)模階段。（2）用戶可編程且擁有多種編程技術(shù)如isp、icr。（3）設(shè)計工具不斷完善現(xiàn)有的設(shè)計自動化軟件即支持功能完善硬件描述語言如VHDL、Verilog等作為文本輸入，又支持邏輯電路圖、工作波形圖等作為圖形輸入。從制造工藝分專用型：如手機芯片、電視機芯片從邏輯功能分PLDCPU單片機

三、LSI的分類通用型：如存儲器、微處理器、單片機存儲器雙極型單極型從應(yīng)用的角度分存儲器的分類RAM雙極型單極型靜態(tài)動態(tài)ROMROMPROMEPROME2PROM閃速存儲器例如計算機中的自檢程序、初始化程序便是固化在ROM中的。計算機接通電源后，首先運行它，對計算機硬件系統(tǒng)進行自檢和初始化，自檢通過后，裝入操作系統(tǒng)，計算機才能正常工作。二、半導(dǎo)體存儲器的類型與特點只讀存儲器(ROM，

即Read-OnlyMemory)隨機存取存儲器(RAM，

即RandomAccessMemory)RAM既能讀出信息又能寫入信息。它用于存放需經(jīng)常改變的信息，斷電后其數(shù)據(jù)將丟失。常用于存放臨時性數(shù)據(jù)或中間結(jié)果。例如計算機內(nèi)存就是RAMROM

在工作時只能讀出信息而不能寫入信息。它用于存放固定不變的信息，斷電后其數(shù)據(jù)不會丟失。常用于存放程序、常數(shù)、表格等。

一、半導(dǎo)體存儲器的作用

存放二值數(shù)據(jù)

主要要求：

了解ROM的類型和結(jié)構(gòu)，理解其工作原理。了解集成EPROM的使用。理解字、位、存儲容量等概念。6.2只讀存儲器ROM的用途：1、存儲各種程序代碼；2、實現(xiàn)多輸入、多輸出邏輯函數(shù)真值表；3、代碼的變換、符號和數(shù)字顯示等有關(guān)數(shù)字電路及存儲各種函數(shù)等。二、ROM的結(jié)構(gòu)和工作原理(一)

存儲矩陣由存儲單元按字(Word)和位(Bit)構(gòu)成的距陣

由存儲距陣、地址譯碼器(和讀出電路)組成圖7.2.1ROM的電路結(jié)構(gòu)框圖44存儲矩陣結(jié)構(gòu)示意圖

W3W2W1W0D3D2D1D0字線位線字線與位線的交叉點即為存儲單元。每個存儲單元可以存儲1位二進制數(shù)。交叉處的圓點“”表示存儲“1”；交叉處無圓點表示存儲“0”。當(dāng)某字線被選中時，相應(yīng)存儲單元數(shù)據(jù)從位線D3~D0輸出。請看演示10111011從位線輸出的每組二進制代碼稱為一個字。一個字中含有的存儲單元數(shù)稱為字長，即字長=位數(shù)。W31.存儲矩陣的結(jié)構(gòu)與工作原理

3.存儲單元結(jié)構(gòu)3.存儲單元結(jié)構(gòu)

(1)固定ROM的存儲單元結(jié)構(gòu)

二極管ROM

TTL-ROM

MOS-ROM

Wi

Dj

Wi

Dj

VCC

Wi

Dj

+VDD

1接半導(dǎo)體管后成為儲1單元；若不接半導(dǎo)體管，則為儲0單元。(2)PROM的存儲單元結(jié)構(gòu)

PROM出廠時，全部熔絲都連通，存儲單元的內(nèi)容為

全1(或全0)。用戶可借助編程工具將某些單元改寫為0

(或1),這只要將需儲0(或1)單元的熔絲燒斷即可。熔絲燒斷后不可恢復(fù)，因此PROM只能一次編程。

二極管ROM

TTL-ROM

MOS-ROM

Wi

Dj

Wi

Dj

VCC

Wi

Dj

+VDD

1熔絲熔絲熔絲(3)可擦除PROM的存儲單元結(jié)構(gòu)

EPROM利用編程器寫入數(shù)據(jù)，用紫外線擦除數(shù)據(jù)。其集成芯片上有一個石英窗口供紫外線擦除之用。芯片寫入數(shù)據(jù)后，必須用不透光膠紙將石英窗口密封，以免破壞芯片內(nèi)信息。E2PROM可以電擦除數(shù)據(jù)，并且能擦除與寫入一次完成，性能更優(yōu)越。用一個特殊的浮柵MOS管替代熔絲。

又稱單譯碼編址方式或單地址尋址方式D1≈D7≈地址譯碼器0,01,031,031,10,11,1A0A1A431,70,71,7W0W1W31D0≈…………單地址譯碼方式328存儲器的結(jié)構(gòu)圖1.單地址譯碼方式一個n位地址碼的ROM有2n個字，對應(yīng)2n根字線，選中字線Wi就選中了該字的所有位。328存儲矩陣排成32行8列，每一行對應(yīng)一個字，每一列對應(yīng)32個字的同一位。32個字需要5根地址輸入線。當(dāng)A4~A0給出一個地址信號時，便可選中相應(yīng)字的所有存儲單元。例如，當(dāng)A4~A0=00000時，選中字線W0，可將(0，0)~(0，7)這8個基本存儲單元的內(nèi)容同時讀出。

基本單元為存儲單元A5≈A7≈行地址譯碼器W0W1W15W31W16W17A0A1A3W255W240W241X0X1X15A4≈………雙地址譯碼方式256字存儲器的結(jié)構(gòu)圖A2列

地

址

譯

碼

器A6Y1Y15Y0又稱雙譯碼編址方式或雙地址尋址方式地址碼分成行地址碼和列地址碼兩組2.雙地址譯碼方式基本單元

為字單元例如當(dāng)

A7~A0=00001111時，X15和Y0地址線均

為高電平，字W15被選中，其存儲內(nèi)容被讀出。若采用單地址譯碼方式，則需256根內(nèi)部地址線。256字存儲器需要8根地址線，分為A7~A4和A3~A0兩組。A3~A0送入行地址譯碼器，產(chǎn)生16根行地址線(Xi)；A7~A4送入列地址譯碼器，產(chǎn)生16根列地址線(Yi)。存儲矩陣中的某個字能否被選中，由行、列地址線共同決定。圖7.2.2二極管ROM的電路結(jié)構(gòu)圖具有兩位地址輸入碼和4位數(shù)據(jù)輸出的ROM的結(jié)構(gòu)如下圖所示組成：讀操作程序使三態(tài)緩沖器的的/EN=0，從A1A0輸入指定的地址碼，則由地址所指定的存儲單元中存放的數(shù)據(jù)便出現(xiàn)在輸出數(shù)據(jù)線上。寫操作：在寫入數(shù)據(jù)時，首先應(yīng)找出要寫入0的單元地址，并輸入相應(yīng)的地址碼，使相應(yīng)的字線輸出高電平，然后在相應(yīng)的位線上按規(guī)定加入高電壓脈沖，使穩(wěn)壓管UZ導(dǎo)通，寫入放大器AW的輸出呈低電平、低內(nèi)阻狀態(tài)，相應(yīng)存儲單元的三極管飽和導(dǎo)通，有較大的脈沖電流流過熔絲，并將其熔斷。讀操作：先讀熔絲未熔斷的，相應(yīng)字線為高電平，電路等效為（a）圖。再讀熔絲熔斷的，如圖（b）。H（b）VCCHH（a）3EPROM：采用浮柵型MOS器件作為存儲單元的一個元件，需紫外線照射才能擦除，大概需要10——30分鐘，可擦除上萬次。4EEPROM：同樣采用浮柵工藝，但可利用一定寬度電脈沖擦除。三、集成EPROM舉例27系列EPROM是最常用的EPROM，型號從2716、2732、2764一直到27C040。存儲容量分別為2K8、4K8一直到512K8。下面以Intel2716為例，介紹其功能及使用方法。

(二)由CS、OE和VPP的不同狀態(tài)，確定

2716的下列5種工作方式(1)讀方式：當(dāng)CS=0、OE=0，并有地址碼輸入時，

從D7~D0讀出該地址單元的數(shù)據(jù)。(2)維持方式：當(dāng)CS=1時，數(shù)據(jù)輸出端D7~D0呈高阻隔離態(tài)，此時芯片處于維持狀態(tài)，電源電流下降到維持電流27mA以下。(3)編程方式：OE=1，在VPP加入25V編程電壓，在地址線上輸入單元地址，數(shù)據(jù)線上輸入要寫入的數(shù)據(jù)后，在CS端送入50ms寬的編程正脈沖，數(shù)據(jù)就被寫入到由地址碼確定的存儲單元中。(4)編程禁止：在編程方式下，如果CS端不送入編程正脈沖，而保持低電平，則芯片不能被編程，此時為編程禁止方式，數(shù)據(jù)端為高阻隔離態(tài)。(5)編程檢驗：當(dāng)VPP=+25V，CS和OE均為有效電平時，送入地址碼，可以讀出相應(yīng)存儲單元中的數(shù)據(jù)，以便檢驗。下面將根據(jù)二極管ROM的結(jié)構(gòu)圖加以說明

(已編程二極管PROM的結(jié)構(gòu)與之同理)

：

四、用PROM實現(xiàn)組合邏輯函數(shù)1.為什么用PROM能實現(xiàn)組合邏輯函數(shù)？

D3D2D1D04×4二極管ROM結(jié)構(gòu)圖

地址譯碼器A1A0地址碼

輸入字線信號位線輸出信號D3D2D1D044二極管ROM結(jié)構(gòu)圖

地址譯碼器A1A0地址碼

輸入字線信號位線輸出信號

地址譯碼器能譯出地址碼的全部最小項

圖中當(dāng)A1A0=11時，只有W3=1，而W0、W1、W2=0，

即譯出最小項m3；

當(dāng)A1A0=10時，只有W2=1，而W0、W1、W3=0，

即譯出最小項m2；其余類推。存儲矩陣構(gòu)成或門陣列

圖中

D3=m3+m2+m0D2=m2+m1

D1=m3+m0

D0=m3+m2

由于PROM的地址譯碼器能譯出地址碼的全部最小項，而PROM的存儲矩陣構(gòu)成了可編程或門陣列，因此，通過編程可從PROM的位線輸出端得到任意標準與-或式。由于所有組合邏輯函數(shù)均可用標準與-或式表示，故理論上可用PROM實現(xiàn)任意組合邏輯函數(shù)。

1.為什么用PROM能實現(xiàn)組合邏輯函數(shù)？

五、用PROM實現(xiàn)組合邏輯函數(shù)為了便于用PROM實現(xiàn)組合邏輯函數(shù)，首先需要理解PROM結(jié)構(gòu)的習(xí)慣畫法。2.PROM結(jié)構(gòu)的習(xí)慣畫法AB與門和或門的習(xí)慣畫法CY&ABCY≥1ABCY&ABCY≥1A1A0地址譯碼器(為與陣列)D3D2D1D0W3W2W1W0&A1A0=m3A1A0=m2A1A0=m1A1A0=m01存儲矩陣(為或陣列)1&&&A1地址譯碼器(為與陣列)W3W2W1W0D3=m3+m2+m0D3=m2+m1D3=m3+m0D3=m3+m2

&1&&&1A0

m3

m2

m1

m0≥1≥1≥1≥1存儲矩陣(為或陣列)

PROM結(jié)構(gòu)的習(xí)慣畫法3.怎樣用PROM實現(xiàn)組合邏輯函數(shù)？[例]試用PROM實現(xiàn)下列邏輯函數(shù)解：(1)將函數(shù)化為標準與-或式(2)確定存儲單元內(nèi)容由函數(shù)Y1、Y2的標準與-或式知：與Y1相應(yīng)的存儲單元中，字線W1、W4、W5、W6對應(yīng)的存儲單元應(yīng)為1；對應(yīng)m1、m4、m5、m6與Y2相應(yīng)的存儲單元中，字線W3、W5、W6、W7對應(yīng)的存儲單元應(yīng)為1。(3)畫出用PROM實現(xiàn)的邏輯圖A1≥1B1C1&&&&&&&&≥1m0m1m2m3m4m5m6m7地址譯碼器Y1Y2主要要求：

了解RAM的類型、結(jié)構(gòu)和工作原理。了解集成RAM的使用。了解RAM和ROM的異同。7.3隨機存取存儲器

了解RAM的擴展方法。7.3.1靜態(tài)隨機存儲器SRAM地址譯碼器存儲矩陣讀/寫控制電路2n

mRAM的結(jié)構(gòu)圖

A0A0An-1………I/O0I/O1I/Om-1R/WCS一、SRAM的結(jié)構(gòu)、類型和工作原理RAM與ROM的比較

相同處

★

都含有地址譯碼器和存儲矩陣

★

尋址原理相同

相異處

★

ROM的存儲矩陣是或陣列，是組合邏輯電路。

ROM工作時只能讀出不能寫入。掉電后數(shù)據(jù)

不會丟失。

★

RAM的存儲矩陣由觸發(fā)器或動態(tài)存儲單元構(gòu)

成，是時序邏輯電路。RAM工作時能讀出，

也能寫入。讀或?qū)懹勺x/寫控制電路進行控制。

RAM掉電后數(shù)據(jù)將丟失。RAM分類靜態(tài)RAM(即StaticRAM，簡稱SRAM)動態(tài)RAM(即DynamicRAM，簡稱DRAM)DRAM存儲單元結(jié)構(gòu)簡單，集成度高，價格便宜，廣泛地用于計算機中，但速度較

慢，且需要刷新及讀出放大器等外圍電路。

DRAM的存儲單元是利用MOS管具有極高的輸入電阻，在柵極電容上可暫存電荷的特點來存儲信息的。由于柵極電容存在漏電，因此工作時需要周期性地對存儲數(shù)據(jù)進行刷新。SRAM存儲單元結(jié)構(gòu)較復(fù)雜，集成度較低，但速度快。

二、片選及讀寫控制電路禁止讀寫CS=1時CS=0&R/W=1內(nèi)部數(shù)據(jù)出現(xiàn)在I/O口上。CS=0&R/W=0I/O上的數(shù)據(jù)寫入內(nèi)部存儲器。圖7.3.210244位RAM（2114）的結(jié)構(gòu)框圖三舉例圖7.3.3六管NMOS靜態(tài)存儲單元四、SRAM的靜態(tài)存儲單元圖7.3.4六管CMOS靜態(tài)存儲單元圖7.3.5雙極型RAM的靜態(tài)存儲單元圖7.3.6四管動態(tài)MOS存儲單元7.3.2動態(tài)隨機存儲器（DRAM）一、動態(tài)存儲單元二、靈敏恢復(fù)/讀出放大器圖7.3.9DRAM中的靈敏恢復(fù)/讀出放大器三、DRAM的總體結(jié)構(gòu)圖7.3.11DRAM的總體結(jié)構(gòu)框圖7.3.3、集成RAM舉例A0~A9為地址碼輸入端。

4個I/O腳為雙向數(shù)據(jù)線，用于讀出或?qū)懭霐?shù)據(jù)。VDD接+5V。R/W為讀/寫控制端。當(dāng)R/W=1時，從I/O線讀出數(shù)據(jù)；當(dāng)R/W=0時，將從I/O線輸入的數(shù)據(jù)寫入RAM。VDDIntel2114A7A8A9I/OI/OI/OI/OR/WA6A5A4A3A0A1A2CSGND1234567891817161514131211101K4位SRAMIntel2114引腳圖信號與TTL電平兼容。CS為片選控制端，低電平有效。CS=1時，讀/寫控制電路處于禁止狀態(tài)，不能對芯片進行讀/寫操作。當(dāng)CS=0時，允許芯片讀/寫操作。存儲矩陣有1K個字，每個字4位。1K=1024=210，故需10根地址輸入線。7.4、存儲器容量的擴展圖7.4.1RAM的位擴展接法7.4.1位擴展方式[例]用1024*1位的RAM接成一個1024*8位的RAM。1.先確定所需要的片數(shù)2.再連線圖7.4.2RAM的字擴展接法7.4.2字擴展方式[例]256*8的RAM接成1024*8的RAM。1.先確定所需要的片數(shù)3.再連線2.每一片分時工作,因此需要譯碼7.3可編程邏輯器件7.3.1概述自２０世紀６０年代初集成電路誕生以來，經(jīng)歷了SSI、MSI、LSI的發(fā)展過程，目前已進入了超大規(guī)模（VLSI）和甚大規(guī)模（ULSI）階段，數(shù)字系統(tǒng)設(shè)計技術(shù)也隨之發(fā)生了嶄新的變化。前已指出，數(shù)字系統(tǒng)是由許多子系統(tǒng)或邏輯模塊構(gòu)成的。設(shè)計者可以根據(jù)各模塊的功能選擇適當(dāng)?shù)腟SI、MSI以及LSI芯片拼接成預(yù)定的數(shù)字系統(tǒng)，也可把系統(tǒng)的全部或部分模塊集成在一個芯片內(nèi)，稱為專用集成電路ASIC。使用ASIC不僅可以極大的減少系統(tǒng)的硬件規(guī)模（芯片數(shù)、占用的面積及體積等），而且可以降低功好、提高系統(tǒng)的可靠性、保密性及工作速度。ASIC（Applicationofspecialintegratecircuit）是一種由用戶定制的集成電路。又可以分為全定制電路和半定制電路。全定制電路：制造廠按用戶提出的邏輯要求，專門設(shè)計和制造的芯片。這類芯片專業(yè)性強，適合在大批量定性生產(chǎn)的產(chǎn)品中使用。常用的有電子表機芯、存儲器、中央處理器CPU芯片等。半定制經(jīng)歷了這樣兩個過程：首先由制造廠制成標準的半成品，然后由制造廠根據(jù)用戶提出的邏輯要求，再對半成品進行加工，實現(xiàn)預(yù)定的數(shù)字系統(tǒng)芯片。典型的半定制器件是20世紀70年代出現(xiàn)的門陣列（GateＡrray，GA）和標準單元陣列（StandardCellArray，SCA）。它們分別在芯片上集成了大量邏輯門和具有一定邏輯功能的邏輯單元，通過布線把這些硬件資源連接起來實現(xiàn)數(shù)字系統(tǒng).這兩種結(jié)構(gòu)的ASICA布線（即編程都是由集成電路制造廠完成的。）。隨著集成電路制造工藝和編程技術(shù)的提高，針對GA和SCA這兩類產(chǎn)品的設(shè)計和編程都離不開制造廠的缺點，從20世紀70年代末開始，發(fā)展了一種稱為可編程邏輯器件（PLD）的半定制芯片。PLD芯片內(nèi)的硬件資源和連線資源也是由制造廠生產(chǎn)好的，但用戶可以借助功能強大的設(shè)計自動化軟件（也稱設(shè)計開發(fā)軟件）和編程器，自行在實驗室內(nèi)、研究室內(nèi)，甚至車間等生產(chǎn)現(xiàn)場，按照下述的過程，進行設(shè)計和編程，實現(xiàn)所希望的數(shù)字系統(tǒng)。算法設(shè)計和電路劃分圖形輸入和文本輸入編譯和邏輯仿真設(shè)計實現(xiàn)目標文件下載步驟：PLD作為ASIC的一個重要分枝，其制造技術(shù)和應(yīng)用技術(shù)都取得了飛速的發(fā)展：主要表現(xiàn)在以下方面（1）電路結(jié)構(gòu)SPLD——兩級與或結(jié)構(gòu)的單元電路。PLDSPLDHDPLDCPLDEPLDFPGACPLD——有效擴展SPLD和吸取SCA的構(gòu)思的基礎(chǔ)上構(gòu)成的。其基本結(jié)構(gòu)形式和PAL、GAL相似，由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模比PAL和GAL大得多。FPGA——從GA的基礎(chǔ)上發(fā)展的。（2）高密度（3）工作速度高（4）多種編程技術(shù)（5）設(shè)計工具的不斷完善6.3.2SPLD的基本組成任何一個組合電路，總可以用一個或多個與或表達式來描述；任何一個時序電路總可以用輸出方程組和驅(qū)動（激勵）方程組來描述，而輸出方程和驅(qū)動（激勵）方程也都可以是與或表達式。如果PLD包含了實現(xiàn)與或表達式所需的兩個陣列——與門陣列和或門陣列，那就能夠?qū)崿F(xiàn)組合邏輯，如果配置記憶元件還可以實現(xiàn)時序電路。SPLD就是根據(jù)此原理構(gòu)成的。下圖為SPLD的基本組成框圖。輸入電路：起著緩沖作用，且生成互補的的輸入信號。輸出電路：既有緩沖作用，又可以提供不同的輸出結(jié)構(gòu)，如三態(tài)（3S）輸出，OC輸出以及寄存器輸出等。6.3.3PLD的編程ABCD6.3.4陣列結(jié)構(gòu)或陣列可編程的示意圖圖（b）中，或陣列的耦合元件均串入了熔絲，從而構(gòu)成可編程結(jié)構(gòu)，因此輸出函數(shù)F1、F2、F3可在用戶編程時定義。通常所說的可編程還是不可編程就取決于陣列中輸入、輸出線交叉點處的耦合元件能否根據(jù)用戶要求連接（即接通熔絲）或不連接（即斷開熔絲）。根據(jù)與陣列和或陣列各自是否可編程以及輸出方式可否編程，SPLD可分為四大類型：6.3.5PLD中陣列的表示方法6.3.6可編程只讀存儲器可編程只讀存儲器不僅可用作只讀存儲器，也可作可編程器件使用。特點：與陣列固定，或陣列可編程例1用PROM實現(xiàn)如下函數(shù)解題思路：1）寫出最小項表達式2）在PROM上實現(xiàn)例2用PROM器件將8421BCD碼轉(zhuǎn)換成余3碼。用PROM實現(xiàn)的缺點：每增加一個輸入變量，熔絲與陣列的大小就會成倍增加。解題思路（步驟基本同小規(guī)?；蛑幸?guī)模）1）列真值表輸入為B3、B2、B1、B0，輸出為G3、G2、G1、G02）寫出最小項表達式3）在PROM上實現(xiàn)特點：與陣列或陣列均可編程例1：用PLA實現(xiàn)將8421BCD碼轉(zhuǎn)換為余3碼。解題思路：2）寫出邏輯函數(shù)表達式并化簡3）在PLA上實現(xiàn)1）列真值表輸入為B3、B2、B1、B0，輸出為G3、G2、G1、G01）列真值表2）寫出表達式并化簡G0=X1+X2+X5+X6+X10+X13+X14G1=X2+X3+X4+X5+X10+X11+X12+X13G2=X4+X5+X6+X7+X8+X9+X10+X11G3=X8+X9+X10+X11+X12+X13+X14+X15用卡諾圖化簡結(jié)果如下：B3B2B1B0優(yōu)點：用PLA來實現(xiàn)用的內(nèi)存容量少。例2：用JK觸發(fā)器并附加PLA設(shè)計同步8421BCD碼的十進制計數(shù)器。提示：步驟同用小規(guī)模時序邏輯電路設(shè)計。求出驅(qū)動方程后用PLA實現(xiàn)其中的組合邏輯電路。解：1）列狀態(tài)轉(zhuǎn)換圖；2）狀態(tài)分配（狀態(tài)編碼）；3）選擇觸發(fā)器類型（在此選JK觸發(fā)器），作次態(tài)卡諾圖，求電路的狀態(tài)方程，得到一組驅(qū)動方程。J0=K0=1J1=/Q3Q0K1=Q0J2=K2=Q1Q0J3=Q2Q1Q0K3=Q34)畫出邏輯電路圖6.3.8可編程陣列邏輯PALPAL是在PLA之后出現(xiàn)的一種PLD。由于PLD的飛速發(fā)展，這類器件已用得不多，但它是后續(xù)出現(xiàn)的GAL以及更為強大的CPLD的基礎(chǔ)，這里僅介紹PAL的基本原理。PLA與其它PLD器件一樣包含一個與陣列和一個或陣列，主要特征是與陣列可編程，而或陣列固定不變。因而用PAL實現(xiàn)邏輯函數(shù)時，每個輸出是若干個乘積項之和，而乘積項的數(shù)目是固定的。PAL品種很