模擬電路設(shè)計(jì)幾點(diǎn)注意事項(xiàng)

模擬電路設(shè)計(jì)中

幾點(diǎn)注意事項(xiàng)陳誠2003年12月24日ASIC&SystemStateKeyLab.，F(xiàn)udanUniversity1ASIC&SystemStateKeyLaboratory,FudanUniversity主要內(nèi)容高頻信號驅(qū)動問題版圖中大電流設(shè)計(jì)問題退耦電容的問題封裝時(shí)bondwire的問題電源連錯(cuò)的問題電平高于電源電壓的問題PAD本身對外的驅(qū)動問題版圖中電阻的計(jì)算問題后仿真問題2ASIC&SystemStateKeyLaboratory,FudanUniversity高頻信號驅(qū)動問題模擬信號：請確保輸出到輸入間的連線不能過長，越近越好，包括輸出到PAD。另外做好屏蔽數(shù)字信號：從輸出到輸入間連線要盡量短，如果不行，則請確保輸出驅(qū)動有足夠的能力，同樣包括輸出到PAD。如果沒辦法估計(jì)連線的長度，則按保守做法加大輸出驅(qū)動3ASIC&SystemStateKeyLaboratory,FudanUniversity版圖中大電流設(shè)計(jì)問題請?zhí)貏e檢查1mA以上的電流連線，一般1um的線寬可以流經(jīng)1mA的電流，保守做法是設(shè)計(jì)1.5um甚至2.0um如果電源線特別是模擬電源線需要經(jīng)過“長途跋涉”才能從PAD到達(dá)電路，那么需要評估電源在連線上的壓降以及對電路的影響4ASIC&SystemStateKeyLaboratory,FudanUniversity退耦電容的問題為什么要加退耦電容？以保持電壓信號的穩(wěn)定性什么地方要加退耦電容？電源和地之間需穩(wěn)定的直流電平與電源（地）之間怎么加退耦電容？電容用MOS管來實(shí)現(xiàn)即可，理論上加越多越好，以不增加芯片面積為好。用很多MOS管并聯(lián)來實(shí)現(xiàn)大電容，每個(gè)晶體管W和L均取幾微米比較合適。5ASIC&SystemStateKeyLaboratory,FudanUniversity封裝時(shí)bondwire的問題會對高頻信號和大電流信號產(chǎn)生影響6ASIC&SystemStateKeyLaboratory,FudanUniversity電源連錯(cuò)的問題

電路中出現(xiàn)多電源時(shí)，高低電平搞混，有時(shí)候即使是仿真也不容易發(fā)現(xiàn)

7ASIC&SystemStateKeyLaboratory,FudanUniversity電平高于電源電壓的問題出現(xiàn)在電路內(nèi)部時(shí)保持柵源（漏）電壓不能過大出現(xiàn)在芯片外部時(shí)用特定設(shè)計(jì)的PAD，因?yàn)橐话愕腜AD都有上下限幅保護(hù)8ASIC&SystemStateKeyLaboratory,FudanUniversityPAD本身對外的驅(qū)動問題模擬PAD靠的是core電路的驅(qū)動數(shù)字PADPAD本身有驅(qū)動電路，在設(shè)計(jì)時(shí)保守的做法是要注意選用大一些驅(qū)動能力的，比如10mA以上驅(qū)動電流，因?yàn)槟悴恢劳饷娴呢?fù)載會有多大

9ASIC&SystemStateKeyLaboratory,FudanUniversity版圖中電阻的計(jì)算問題10ASIC&SystemStateKeyLaboratory,FudanUniversity后仿真問題部分提取部分連線部分模塊用Eldo（Mentor公司）仿真.optioneldo_rc_reduce簡化電阻電容.optioneldo_rc_port=“rcnet1rcnet2”保留某些關(guān)鍵節(jié)點(diǎn)防止簡化11ASIC&SystemStateKeyLaboratory,FudanUn