時序邏輯電路 2

概述計數(shù)器寄存器和移位寄存器同步時序邏輯電路的分析方法

時序邏輯電路應用舉例第5章時序邏輯電路

教學要求一.重點掌握的內容：（1）時序邏輯電路的概念及電路結構特點；（2）同步時序電路的一般分析方法；（3）同步計數(shù)器的一般分析方法；（4）會用置零法和置數(shù)法構成任意進制計數(shù)器。二.一般掌握的內容：（1）同步、異步的概念，電路現(xiàn)態(tài)、次態(tài)、有效狀態(tài)、無效狀態(tài)、有效循環(huán)、無效循環(huán)、自啟動的概念，寄存的概念；（2）同步時序邏輯電路設計方法。5.1概述一、時序電路的特點1.組合電路：電路的輸出只與電路的輸入有關，與電路的前一時刻的狀態(tài)無關。2.時序電路：電路在某一給定時刻的輸出取決于該時刻電路的輸入還取決于前一時刻電路的狀態(tài)由觸發(fā)器保存時序電路：組合電路+觸發(fā)器電路的狀態(tài)與時間順序有關外輸入:X(x1,x2┈xp)內輸出：W(w1,w2┈wr)內輸入:Q(q1,q2┈qt

)存儲電路的輸入信號。是時序電路的輸出信號。是時序電路的外部輸入信號。存儲電路的輸出，反饋到組合電路的輸入端。外輸出:Y(y1,y2┈ym)

時序電路在任何時刻的穩(wěn)定輸出，不僅與該時刻的輸入信號有關，而且還與電路原來的狀態(tài)有關。構成時序邏輯電路的基本單元是觸發(fā)器。特性方程：描述觸發(fā)器邏輯功能的邏輯表達式。驅動方程：（激勵方程）觸發(fā)器輸入信號的邏輯表達式。時鐘方程：控制時鐘CLK的邏輯表達式。狀態(tài)方程：（次態(tài)方程）次態(tài)輸出的邏輯表達式。驅動方程代入特性方程得狀態(tài)方程。輸出方程：輸出變量的邏輯表達式。3.邏輯方程組二、功能描述1、輸出方程外部輸出＝外輸入和內輸入組合函數(shù)觸發(fā)器的輸入信號的邏輯表達式2、激勵方程(驅動方程)3、狀態(tài)方程用三個方程描述將存儲電路中每個觸發(fā)器的輸入信號的邏輯表達式（激勵方程）代入相應觸發(fā)器的特征方程，其結果就是觸發(fā)器狀態(tài)方程。

三、時序邏輯電路的分類：按存儲電路狀態(tài)變化的特點可分為同步時序邏輯電路異步時序邏輯電路所有觸發(fā)器的時鐘端連在一起。所有觸發(fā)器狀態(tài)的變化都是在同一時鐘信號操作下同時發(fā)生。時鐘脈沖CP只觸發(fā)部分觸發(fā)器，其余觸發(fā)器由電路內部信號觸發(fā)。觸發(fā)器狀態(tài)的變化不是同時發(fā)生。四、時序電路的表示邏輯方程組（有了驅動方程、狀態(tài)方程和輸出方程，時序電路的邏輯功能也就被惟一地確定了。）狀態(tài)圖(以小圓圈表示電路的各個狀態(tài)，圓圈中填入存儲單元的狀態(tài)值，圓圈之間用箭頭表示狀態(tài)轉換的方向，箭頭旁注明輸入變量取值和輸出值，輸入和輸出用斜線分開。)卡諾圖狀態(tài)表時序圖(

把在時鐘序列脈沖作用下存儲電路的狀態(tài)和輸出狀態(tài)隨時間變化的波形畫出來)邏輯圖

1.狀態(tài)轉換圖反映時序電路狀態(tài)轉換規(guī)律，及相應輸入、輸出取值關系的圖形。箭尾：現(xiàn)態(tài)箭頭：次態(tài)標注：輸入／輸出基本步驟：1.根據(jù)給定電路寫出其時鐘方程、輸出方程、驅動方程2.求狀態(tài)方程。3.進行狀態(tài)計算。把電路的輸入和現(xiàn)態(tài)各種可能取值組合代入狀態(tài)方程和輸出方程進行計算,得到相應的次態(tài)和輸出。4.畫狀態(tài)圖(或時序圖)觸發(fā)器輸入信號的邏輯函數(shù)式5.2同步時序邏輯電路的分析方法時序電路分析過程示意圖確認電路邏輯功能[例]試分析圖示電路的邏輯功能，F(xiàn)F1、FF2和FF3為下降沿觸發(fā)的JK觸發(fā)器,輸入端懸空時相當于邏輯1狀態(tài)。解：這是時鐘

CP下降沿觸發(fā)的同步時序電路，分析如下：1.寫方程式（1）根據(jù)給定的邏輯圖寫出驅動方程1J1K1.寫方程式（1）根據(jù)給定的邏輯圖寫出驅動方程（2）將上式的驅動方程代入特性方程中去,可得到狀態(tài)方程:（3）輸出方程2、列狀態(tài)轉換表CP的順序現(xiàn)態(tài)次態(tài)輸出

Y01

2

3

4

5

6

7000001010

011

100101110

000001

010

011

100

101

110

000

0010

0

0

0

0

0

1

00

1111000000

0011

0幾個概念有效狀態(tài)：在時序電路中，凡是被利用了的狀態(tài)。有效循環(huán)：有效狀態(tài)構成的循環(huán)。無效狀態(tài)：在時序電路中，凡是沒有被利用的狀態(tài)。無效循環(huán)：無效狀態(tài)若形成循環(huán)，則稱為無效循環(huán)。自啟動：在CLK作用下，無效狀態(tài)能自動地進入到有效循環(huán)中，則稱電路能自啟動，否則稱不能自啟動。3.畫狀態(tài)轉換圖4.畫時序圖:必須畫出一個計數(shù)周期的波形1234567七進制計數(shù)器C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1[例2]試分析圖示同步時序邏輯電路的邏輯功能，列出狀態(tài)轉換真值表，并畫出狀態(tài)轉換圖和時序圖。解：這是時鐘

CP下降沿觸發(fā)的同步時序電路，C1CPC1分析時不必考慮時鐘信號。分析如下：

C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1Q1nY=Q1nQ0nJ0

=K0=11J1K11.寫方程式(1)輸出方程(2)驅動方程J1

=K1=X

Q0nQ0n1J1K

XQ0n1.寫方程式Q0n+1

=J0Q0n+K0Q0n=

1

Q0n+1

Q0n=Q0nQ1n+1

=J1Q1n+K1Q1nJ0K0J1K1(3)狀態(tài)方程代入J0

=K0=1C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1代入J1

=K1=X

Q0n=

(X)Q1n+(

X)Q1n=

(X)Q1n

+(

X)Q1n2.列狀態(tài)轉換真值表設電路初始狀態(tài)為Q1nQ0n

=00，當X=0時00100YQ0n+1Q1n+1Q0nQ1n輸出次態(tài)現(xiàn)態(tài)100100111011001當X=0時，電路為四進制加法計數(shù)器。2.列狀態(tài)轉換真值表設電路初始狀態(tài)為Q1n

Q0n=00，當X=1時00110YQ0n+1Q1n+1Q0nQ1n輸出次態(tài)現(xiàn)態(tài)110110110010000當X=1時，電路為四進制減法計數(shù)器。該電路為同步四進制加/減計數(shù)器。3.邏輯功能說明Up-

DownCounterCP4.畫狀態(tài)轉換圖和時序圖Q2Q1Q0x/y10Q0Q1000111000110110/00/00/00/1X=01/01/11/01/000111001X=112345678X00Y110110

例3：試分析圖示時序邏輯電路的邏輯功能，要求：①寫出驅動方程、狀態(tài)方程和輸出方程；②列出狀態(tài)轉換表；③畫出狀態(tài)轉換圖；④畫出時序圖。解：該電路為穆爾型同步時序邏輯電路。設電路的初態(tài)為000驅動方程：輸出方程：CP

Y狀態(tài)方程：列出狀態(tài)轉換表：41010123650010010001101000000111100001000001010011100101110111CPY狀態(tài)轉換表的另一種形式41000012365010000001001000110101100001100111100002每經過6個時鐘信號以后電路的狀態(tài)循環(huán)變化一次。當電路由于某種原因進入無效循環(huán)時，在時鐘信號作用下最終能回到有效循環(huán)中去，具有這特點的時序電路叫自行啟動時序電路。畫出狀態(tài)轉換圖：CPY41000012365010000001001000110101100001100111100002畫時序圖：電路功能：六進制（模6）同步計數(shù)器CPY410000123650100000010010001101011000011001111000020001000101100011015.3寄存器和移位寄存器在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲功能的觸發(fā)器組合起來構成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器來構成。按照功能的不同，可將寄存器分為數(shù)碼寄存器和移位寄存器兩大類。數(shù)碼寄存器只能并行送入數(shù)據(jù)，需要時也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。1、存、取數(shù)據(jù)的方式：串行方式：由一個輸入端將數(shù)碼逐位輸入或由一個輸出端逐位取出。并行方式：由多個輸入端一次同時將多位數(shù)碼存入寄存器，或由多個輸出同時取出一個多位二進制數(shù)。2.寄存器與存儲器有何區(qū)別?寄存器內存放的數(shù)碼經常變更，要求存取速度快，一般無法存放大量數(shù)據(jù)。（類似于賓館的貴重物品寄存、超級市場的存包處。）存儲器存放大量的數(shù)據(jù)，因此最重要的要求是存儲容量。（類似于倉庫）

下面請看置數(shù)演示5.3.1寄存器Register，用于存放二進制數(shù)碼。4位寄存器Q0Q1

Q2Q3

Q0

Q1Q2Q3FF0FF1FF2FF3D0CPC1C1C11D1D1DRRRRD1D2D3C11DCR1D1D1D1D由D觸發(fā)器構成，因此能鎖存輸入數(shù)據(jù)。D0D1

D2D3RRRR1CR

CR為異步清零端，當CR=0時，各觸發(fā)器均被置0。寄存器工作時，CR應為高電平。

D0~D3稱為并行數(shù)據(jù)輸入端，當時鐘CP上升沿到達時，D0~D3被并行置入到4個觸發(fā)器中，使Q3Q2Q1Q0=D3D2D1D0。D0D1

D2D3D0D1

D2D3D0D1

D2D3

在CR=1且CP上升沿未到達時，各觸發(fā)器的狀態(tài)不變，即寄存的數(shù)碼保持不變。

Q0~Q3是同時輸出的，這種輸出方式稱并行輸出。Q0

Q1Q2

Q35.3.2移位寄存器在控制信號作用下，可實現(xiàn)右移也可實現(xiàn)左移。雙向移位寄存器單向移位寄存器左移寄存器右移寄存器每輸入一個移位脈沖，移位寄存器中的數(shù)碼依次向右移動1位。每輸入一個移位脈沖，移位寄存器中的數(shù)碼依次向左移動1位。Shiftregister用于存放數(shù)碼和使數(shù)碼根據(jù)需要向左或向右移位。根據(jù)移位數(shù)據(jù)的輸入－輸出方式，又可將它分為串行輸入－串行輸出、串行輸入－并行輸出、并行輸入－串行輸出和并行輸入－并行輸出四種電路結構：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出右移輸入D0D1D3DID2右移輸出Q11D1D1D1DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3移位脈沖CP右移位寄存器由D觸發(fā)器構成，為同步時序邏輯電路。在CP上升沿作用下，串行輸入數(shù)據(jù)DI被移入

FF0中；同時，數(shù)據(jù)逐步被右移。D0=DI，D1=Q0，D2=Q1，D3=Q2。DI右移輸入D0Q0右移輸出D1D2D3Q1Q2Q31D1D1D1D一、單向移位寄存器設串行輸入數(shù)碼DI=1011，電路初態(tài)為Q3Q2Q1Q0=0000。10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的數(shù)輸入數(shù)據(jù)移位脈沖舉例說明工作原理可見，移位寄存器除了能寄存數(shù)碼外，還能實現(xiàn)數(shù)據(jù)的串、并行轉換。在4個移位脈沖作用下，串行輸入的4位數(shù)碼

1011全部存入寄存器，并由Q3、Q2、Q1和Q0并行輸出。10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的數(shù)輸入數(shù)據(jù)移位脈沖工作原理舉例說明再輸入4個移位脈沖時，串行輸入數(shù)據(jù)1011將從Q3端串行輸出。01100511000610000710111400000801011300100200011100000Q3Q2Q1Q0移位寄存器中的數(shù)輸入數(shù)據(jù)移位脈沖1

從

Q3端取出0

從

Q3端取出1

從

Q3端取出1

從

Q3端取出左移位寄存器左移輸出D0D1D3DID2左移輸入Q11D1D1D1DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3CP移位脈沖左移輸出Q0D01DQ1Q2D11DQ3D21D左移輸入D31DDI移位寄存器結構特點：各觸發(fā)器均為D功能且串聯(lián)使用；

N位寄存器由N個觸發(fā)器構成。CRCRDSLDSRCPCT74LS194Q0Q1Q2Q3M1M0D0D1D2D3二、雙向移位寄存器Q3Q2Q1Q0SRSLM1M0D3D2D1D0移位脈沖輸入端右移串行數(shù)碼輸入端并行數(shù)碼輸入端左移串行數(shù)碼輸入端工作方式控制端M1M0=00時，保持功能。M1M0=01時，右移功能。M1M0=10時，左移功能。M1M0=11時，并行置數(shù)

功能。并行數(shù)碼輸出端，從高位到低位依次為Q3~Q0。清零端低電平有效CT74LS194的功能表d0000×保持××××××01左移輸入00Q3Q2Q1×××××11左移輸入11Q3Q2Q1×××××1011右移輸入0Q2Q1Q00××××0×101右移輸入1Q2Q1Q01××××1×101并行置數(shù)d3d2d1d0d3d2d1××111保持××××××0××1清零0000×××××××××0Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR說明輸出輸入Q3Q2Q1Q0M1M0DSLDSRCPCRCT74LS194D3D2D1D0CR一、順序脈沖發(fā)生器順序脈沖指在每個循環(huán)周期內，在時間上按一定先后順序排列的脈沖信號。常用于控制某些設備按照事先規(guī)定的順序進行運算或操作。5.3.3移位寄存器的應用D0D3D2D1Q3Q2Q1Q0M1M0DSLDSRCPCT74LS194CR1110000×CP12345678Q3Q2Q1Q0D0D3D2D1Q3Q2Q1Q0M1M0DSLDSRCPCT74LS194CR1110000×CP12345678Q3Q2Q1Q0一、順序脈沖發(fā)生器利用并行置數(shù)功能將電路初態(tài)置為Q3Q2Q1Q0=D3D2D1D0=1000電路執(zhí)行左移功能來一個CP脈沖，各位左移一次，即Q0←Q1←

Q2←

Q3。左移輸入信號DSL由Q0提供，因此能實現(xiàn)循環(huán)左移。從Q3~Q0依次輸出順序脈沖。順序脈沖寬度為一個CP周期。工作原理二、扭環(huán)形計數(shù)器（約翰遜計數(shù)器）用CT74LS194構成七進制扭環(huán)形計數(shù)器CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1×1×××0&×DSR

將移位寄存器的第N和第N-1位的輸出通過與非門加到右移串行數(shù)碼輸入DSR端時，則構成2N-1進制扭環(huán)形計數(shù)器，即奇數(shù)分頻電路。二、扭環(huán)形計數(shù)器（約翰遜計數(shù)器）用CT74LS194構成七進制扭環(huán)形計數(shù)器CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1×1×××0&×DSR110051000611104111130111020011100010Q3Q2Q1Q0計數(shù)脈沖順序CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1×1×××01×DSR用CT74LS194構成六進制扭環(huán)形計數(shù)器

當由移位寄存器的第N位輸出通過非門加到右移串行數(shù)碼輸入端DSR時，則構成2N進制扭環(huán)形計數(shù)器，即偶數(shù)分頻電路。計數(shù)器的作用與分類

計數(shù)器(Counter)用于計算輸入脈沖個數(shù)，還常用于分頻、定時及進行數(shù)字運算等。

計數(shù)器分類如下：按時鐘控制方式不同分異步計數(shù)器同步計數(shù)器各觸發(fā)器的翻轉與時鐘脈沖同步。同步計數(shù)器比異步計數(shù)器的速度快得多。5.4計數(shù)器按計數(shù)器功能分加法計數(shù)器

減法計數(shù)器

加/

減計數(shù)器(又稱可逆計數(shù)器)

對計數(shù)脈沖作遞增計數(shù)的電路。對計數(shù)脈沖作遞減計數(shù)的電路。

在加

/

減控制信號作用下，可遞增也可遞減計數(shù)的電路。

按計數(shù)進制分

按二進制數(shù)運算規(guī)律進行計數(shù)的電路

按十進制數(shù)運算規(guī)律進行計數(shù)的電路

二進制計數(shù)器十進制計數(shù)器任意進制計數(shù)器(又稱N進制計數(shù)器)

二進制和十進制以外的計數(shù)器5.4.1異步計數(shù)器按二進制的規(guī)律累計脈沖個數(shù)，它也是構成其它進制計數(shù)器的基礎。要構成n位二進制計數(shù)器，需用n個具有計數(shù)功能的觸發(fā)器。一、異步二進制加法計數(shù)器異步計數(shù)器：計數(shù)脈沖C不是同時加到各位觸發(fā)器。最低位觸發(fā)器由計數(shù)脈沖觸發(fā)翻轉，其他各位觸發(fā)器有時需由相鄰低位觸發(fā)器輸出的進位脈沖來觸發(fā)，因此各位觸發(fā)器狀態(tài)變換的時間先后不一，只有在前級觸發(fā)器翻轉后,后級觸發(fā)器才能翻轉。二進制數(shù)

Q2

Q1

Q0

000010012010301141005101611071118000脈沖數(shù)(C)二進制加法計數(shù)器狀態(tài)表從狀態(tài)表可看出：最低位觸發(fā)器來一個脈沖就翻轉一次，每個觸發(fā)器由1變?yōu)?時，要產生進位信號,這個進位信號應使相鄰的高位觸發(fā)器翻轉。1010當J、K=1時，具有計數(shù)功能，每來一個脈沖觸發(fā)器就翻轉一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C計數(shù)脈沖三位異步二進制加法計數(shù)器在電路圖中J、Ｋ懸空表示J、K=1下降沿觸發(fā)翻轉每來一個C翻轉一次當相鄰低位觸發(fā)器由1變0時翻轉異步二進制加法器工作波形2分頻4分頻8分頻每個觸發(fā)器翻轉的時間有先后，與計數(shù)脈沖不同步C12345678Q0Q1Q2用D觸發(fā)器構成三位二進制異步加法計數(shù)器？？2、若構成減法計數(shù)器C又如何連接？思考1、各觸發(fā)器C應如何連接？各D觸發(fā)器已接成T′觸發(fā)器，即具有計數(shù)功能C清零RDQDQQ0F0QDQQ0F0QDQQ3F3“000–1”不夠減，需向相鄰高位借“1”，借“1”后作運算“1000–1=111”。按此則返回P23Q0Q1Q2計數(shù)狀態(tài)計數(shù)順序0008100701061105001410130112111100003位二進制減法計數(shù)器狀態(tài)表二、異步二進制減法計數(shù)器下降沿動作的T’觸發(fā)器構成的異步二進制減法計數(shù)器上降沿動作的T’觸發(fā)器構成的異步二進制減法計數(shù)器上升沿動作的二進制減法的時序圖下面總結一下用不同種類觸發(fā)器構成異步二進制計數(shù)器的方法。注意：異步二進制計數(shù)器的構成方法CPi

=Qi

-1CPi=Qi

-1減法計數(shù)CPi=Qi

-1CPi

=Qi

-1加法計數(shù)下降沿觸發(fā)式上升沿觸發(fā)式計數(shù)觸發(fā)器的觸發(fā)信號接法計數(shù)規(guī)律將觸發(fā)器接成計數(shù)觸發(fā)器，然后級聯(lián)，將計數(shù)脈沖CP從最低位時鐘端輸入，其他各位時鐘端接法如下表：異步十進制計數(shù)器與異步二進制計數(shù)器的計數(shù)規(guī)律有何不同？它們的構成方法有何不同？1.十進制計數(shù)器與4位二進制計數(shù)器的比較8421BCD碼十進制計數(shù)器的設計思想：在4位二進制計數(shù)器基礎上引入反饋，強迫電路在計至狀態(tài)1001后就能返回初始狀態(tài)0000，從而利用狀態(tài)0000~1001實現(xiàn)十進制計數(shù)。

三、

異步十進制計數(shù)器

4位二進制加法計數(shù)器狀態(tài)表

00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3計數(shù)器狀態(tài)計數(shù)順序十進制計數(shù)器狀態(tài)表

00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3計數(shù)器狀態(tài)計數(shù)順序十進制計數(shù)器與4位二進制計數(shù)器比

較只利用了4位二進制加法計數(shù)器的前十個狀態(tài)0000~1001。

JK觸發(fā)器構成的

8421BCD碼異步十進制加法計數(shù)器1J1KRQ0Q1Q2Q31J1KR1J1KRFF0FF1FF2FF31J1KR1RDCP&C1C1C1C12.異步十進制加法計數(shù)器00010010CPQ3Q0Q1Q2000010010000當輸入第10個脈沖時，計數(shù)器由1001狀態(tài)返回到0000狀態(tài)，跳過了1010~1111六種狀態(tài)，同時Q3

輸出一個負躍變的進位信號給高位計數(shù)器，從而實現(xiàn)了十進制加法計數(shù)?！?/p>

工作波形00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3計數(shù)器狀態(tài)計數(shù)順序◆

十進制加法計數(shù)器狀態(tài)表同步與異步計數(shù)器的根本區(qū)別是時鐘控制方式不同，導致電路構成也不同。同步計數(shù)器與異步計數(shù)器有何不同？1.同步與異步二進制加法計數(shù)器比較一、

同步二進制計數(shù)器態(tài)序表和工作波形一樣電路結構不同：

異步：將觸發(fā)器接成計數(shù)觸發(fā)器；最低位觸發(fā)器用計數(shù)脈沖

CP觸發(fā)，其他觸發(fā)器用鄰低位輸出的下降沿觸發(fā)。異步二進制加法計數(shù)器線路聯(lián)接簡單。

同步：將觸發(fā)器接成T觸發(fā)器；各觸發(fā)器都用計數(shù)脈沖

CP觸發(fā)，最低位觸發(fā)器的T輸入為1，其他觸發(fā)器的

T輸入為其低位各觸發(fā)器輸出信號相與。5.4.2同步計數(shù)器

2.同步二進制加法計數(shù)器異步二進制加法計數(shù)器線路聯(lián)接簡單。各觸發(fā)器是逐級翻轉，因而工作速度較慢。同步計數(shù)器：計數(shù)脈沖同時接到各位觸發(fā)器，各觸發(fā)器狀態(tài)的變換與計數(shù)脈沖同步。同步計數(shù)器由于各觸發(fā)器同步翻轉，因此工作速度快。但接線較復雜。同步計數(shù)器組成原則:根據(jù)翻轉條件,確定觸發(fā)器級間連接方式—找出J、K輸入端的聯(lián)接方式。二進制數(shù)

Q2

Q1

Q0

000010012010301141005101611071118000脈沖數(shù)(C)二進制加法計數(shù)器狀態(tài)表

從狀態(tài)表可看出：最低位觸發(fā)器F0每來一個脈沖就翻轉一次；F1：當Q0=1時，再來一個脈沖則翻轉一次；F2：當Q0=Q1=1時，再來一個脈沖則翻轉一次。三位同步二進制加法計數(shù)器計數(shù)脈沖同時加到各位觸發(fā)器上，當每個到來后觸發(fā)器狀態(tài)是否改變要看J、K的狀態(tài)。

最低位觸發(fā)器F0每一個脈沖就翻轉一次；F1：當Q0=1時，再來一個脈沖則翻轉一次；F2：當Q0=Q1=1時，再來一個脈沖則翻轉一次。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C計數(shù)脈沖C12345678Q0Q1Q2各觸發(fā)器狀態(tài)的變換和計數(shù)脈沖同步四位二進制同步加法計數(shù)器級間連接的邏輯關系觸發(fā)器翻轉條件

J、K端邏輯表達式J、K端邏輯表達式F0每輸入一Cp翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1

Q0Q0=Q1=Q2=1J3=K3=Q2

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0由J、K端邏輯表達式，可得出四位同步二進制計數(shù)器的邏輯電路。（只畫出三位同步二進制計數(shù)器的邏輯電路）（加法）（減法）FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCO二、同步十進制加法計數(shù)器RDRRRR計數(shù)開始前先清零CPC1C1C1C1各觸發(fā)器都用CP

觸發(fā)CO=Q3nQ0nJ2

=K2=Q1nQ0nJ0

=K0=1J1

=Q3n

Q0n，K1=Q0n1.寫方程式(1)

輸出方程(2)

驅動方程FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOFF01J1K1FF11J1KQ0nQ3n&Q3nQ0nFF31J1KQ1nQ2n&Q0nFF21J1KQ0nQ1n&&J3

=Q2n

Q1nQ0n，K3=Q0n1.寫方程式Q0n+1

=J0Q0n+K0Q0n=

1

Q0n+1

Q0n=Q0nQ1n+1

=J1Q1n+K1Q1nQ2n+1

=J2Q2n+K2Q2nJ0K0J1K1J2K2(3)

狀態(tài)方程=

Q3nQ0nQ1n

+Q0n

Q1nFF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOQ3n+1

=J3Q3n+K3Q3n=

Q2n

Q1nQ0nQ3n+Q0n

Q3nJ3K3=

Q1nQ0nQ2n+Q1n

Q0n

Q2n2.列狀態(tài)轉換真值表設電路初始狀態(tài)為Q3Q2Q1Q0=0000，則電路在輸入第十個計數(shù)脈沖后返回到初始的0000狀態(tài)，同時CO

向高位輸出一個下降沿的進位信號。因此，該電路為同步十進制加法計數(shù)器。0011010010100000010110110001COQ0n+1Q1n+1Q2n+1Q3n+1Q0nQ1n輸出次態(tài)現(xiàn)態(tài)00010000100010100001001001000000111011100110100000Q2nQ3n0001011010005432計數(shù)脈沖序號019876例:分析圖示邏輯電路的邏輯功能,說明其用處。

設初始狀態(tài)為“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C計數(shù)脈沖解：1.寫出各觸發(fā)器

J、K端和C端的邏輯表達式

C0=C

K0=1

J0=Q2K1=1

J1=1C1=Q0J2=Q0Q1K2=1C2=C

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C計數(shù)脈沖解：當初始狀態(tài)為“000”時，

各觸發(fā)器J、K端和C端的電平為

C0=C=0K0=1

J0=Q2=1K1=1

J1=1C1=Q0=0J2=Q0Q1=0K2=1C2=C=0

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C計數(shù)脈沖011111CJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，經5個脈沖循環(huán)一次，為五進制計數(shù)器。2.列寫狀態(tài)轉換表，分析其狀態(tài)轉換過程C1=Q0由于計數(shù)脈沖沒有同時加到各位觸發(fā)器上，所以為異步計數(shù)器。異步五進制計數(shù)器工作波形C12345Q0Q1Q2同步二進制加法計數(shù)器CO=Q3nQ2nQ1nQ0n進位輸出信號FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOFF01J1K1FF11J1KQ0nFF21J1KQ0nQ1n&&FF31J1KQ0nQ2n&&Q1nQ0Q1Q2Q3CO&RDRRRR計數(shù)開始前先清零CPC1C1C1C1各觸發(fā)器都用CP觸發(fā)2、同步二進制加法計數(shù)器電路與工作原理CO=Q3nQ2nQ1nQ0n，因此，CO在計數(shù)至“15”時躍變?yōu)楦唠娖?，在計至?6”時輸出進位信號的下降沿。0100000000000000000000COQ0Q1Q2Q3輸出計數(shù)器狀態(tài)計數(shù)

順序160151140131120111100918071605140203111011001100110011001111000011110000111111110000000動畫演示四位二進制加法計數(shù)器態(tài)序表00001610001501001411001300101210101101101011109000181001701016110150011410113011121111100000Q0Q1Q2Q3計數(shù)器狀態(tài)計數(shù)順序將觸發(fā)器接成T觸發(fā)器，并使T0=1，

Ti

=Qi-1nQi-2n

Q0n，則可構成同步二進制

減法計數(shù)器。同步二進制減法計數(shù)器3、4、同步二進制可逆計數(shù)器加減控制端S=1時，下面三個與非門被封鎖，進行加計數(shù)S=0時，上面三個與非門被封鎖，進行減計數(shù)加減可控計數(shù)器5、可預置同步二進制計數(shù)器置數(shù)信號時鐘輸入輸出信號進位輸出使能信號清零信號數(shù)據(jù)輸入上圖是具有清零、置數(shù)、計數(shù)和保持等四種功能的加法同步4位二進制計數(shù)器。⑴清零。⑵置數(shù)。輸入一個CP上升沿,則不管其它控制端如何，計數(shù)器置數(shù)，即Q3Q2Q1Q0=D3D2D1D0。CR是具有最高優(yōu)先級別的同步清零端;當CR=0且在CP上升沿時,不管其它控制信號如何,計數(shù)器清零。當CR=1時，具有次優(yōu)先權的為LD,當LD=0時,時，在CP上升沿觸發(fā)下，計數(shù)器進行計數(shù)。⑷保持。不起作用，計數(shù)器保持原狀態(tài)不變。⑸實現(xiàn)二進制計數(shù)的位擴展。Q3Q2Q1Q0=1111,且使能信號CTT=1時，產生一個高電平，作為向高4位級聯(lián)的進位信號，構成8位以上二進制的計數(shù)器。當CR=LD=1,且優(yōu)先級別最低的使能端CTP=CTT=1當CR=LD=1,且CTP和CTT中至少有一個為0時,CP將⑶計數(shù)。進位輸出CO=Q3Q2Q1Q0CTT,即當計數(shù)到

序號輸入輸出清零CR

使能置數(shù)LD時鐘CP并行輸入Q0Q1Q2Q3CTP

CTT

D0D1D2D31234501111XXXX110XX0X0111

XXXXXX

d0

d1d2d3XXXXXXXXXXXX0000d0d1d2d3

加法計數(shù)

保持

保持

74LS163功能表74LS163邏輯符號圖該計數(shù)器的清零屬于依靠CP驅動，故稱同步清零方式。如果讓計數(shù)器從0000開始計數(shù)，可用兩個方法實現(xiàn)，一種是先清零后計數(shù),另一種是先預置0000然后計數(shù)。計數(shù)器的時序圖擴展為8位以上二進制計數(shù)器的方法舉例說明如下:C0=1,2#才有CTP=CTT=1的條件,高電平只持續(xù)一個周期,下一周期到來時,1#片的Q3Q2Q1Q0=0000,2#計數(shù)一次當1#,2#都計數(shù)滿時,3#才具有計數(shù)條件,完成一次加1運算二、同步十進制計數(shù)器同步十進制加法計數(shù)器的電路

根據(jù)時序電路的分析方法,可以列出其驅動方程、輸出方程。再將驅動方程代入到JK觸發(fā)器的特性方程,得到狀態(tài)方程,并進行狀態(tài)計算。

同步十進制加法計數(shù)器采用的是8421BCD碼,其有效狀態(tài)從0000～1001共十個。如果進入非有效狀態(tài)，能夠自動返回到有效狀態(tài)。邏輯圖時序圖時序圖8421碼同步十進制計數(shù)器狀態(tài)轉換圖

常用的同步十進制集成芯片很多，如各種LS和CMOS4000及HC系列的“160”“162”“190”“192”等。“192”是一個同步十進制可逆計數(shù)器，既可作加計數(shù)，又可作減計數(shù)。各端子的功能是：CR=1時，計數(shù)器輸出清零，與其它控制端狀態(tài)無關。當CR=0、LD=0時,D3D2D1D0被置于Q3Q2Q1Q0端，不受CP控制。法計數(shù)輸入端CPD為高電平,計數(shù)脈沖從加法計數(shù)輸入。⑵

LD為異步置數(shù)控制端,低電平有效,其優(yōu)先權僅低于CR,⑶當CR和LD均無有效輸入時，即CR=0和LD=1，而減⑴CR為異步清零端，高電平有效，且優(yōu)先權最高。當2.同步十進制可逆計數(shù)器的邏輯功能端CPU輸入時，進行加法計數(shù)。當CPD和CPU條件互換時，則進行減法計數(shù)。計數(shù)器處于保持狀態(tài)。⑷當CR=0、LD=1(無有效輸入),且當CPU=CPD=1時,注意如構成2位以上的十進制計數(shù)器，只需將低就可以了。們的CO和BO分別接到高位的CPU和CPD⑸加法時進位輸出條件為CO=CPUQ3Q0；減法時借位BO=CPDQ3Q2Q1Q0輸出條件為54HC192功能表輸入輸出CRLDCPUCPD

D3D2D1D0Q3Q2Q1Q01XXX00XX

01↑1011↑0111XXXX

d3d2d1d0XXXXXXXXXXXX0000

d3d2d1d0遞增計數(shù)遞減計數(shù)保持54HC192邏輯符號圖54HC192的時序圖5.4.3N

進制計數(shù)器在計數(shù)脈沖的驅動下，計數(shù)器中循環(huán)的狀態(tài)個數(shù)稱為計數(shù)器的模數(shù)。如用N來表示，n位二進計數(shù)器的模數(shù)為Ｎ＝２n（n為構成計數(shù)器的觸發(fā)器的個數(shù)）。構成N進制計數(shù)器的方法三種：1.利用觸發(fā)器直接構成的,稱為反饋阻塞法;2.用移位寄存器構成的,稱為串行反饋法;

3.用集成計數(shù)器構成的,稱為反饋清零法和反饋置數(shù)法。1.由觸發(fā)器構成的N進制計數(shù)器N觸發(fā)器可構成模2n的二進制計數(shù)器,但如果改變其級聯(lián)方法,舍去某些狀態(tài)，就構成了N＜2n的任意進制計數(shù)器，這種方法稱為反饋阻塞法。(a)三進制(b)五進制同步進制計數(shù)器N(a)五進制(b)七進制異步進制計數(shù)器N2.移位寄存器型N進制計數(shù)器將移位寄存器的輸出以一定的方式反饋到串行輸輸入端,就可構成許多特殊編碼的移位寄存器型N進制計數(shù)器,這種方法稱為串行反饋法。根據(jù)反饋的邏輯電路不同，得到的計數(shù)器形式也有所不同。常用的有以下幾種：環(huán)形計數(shù)器扭環(huán)形計數(shù)器優(yōu)點:所有觸發(fā)器中只有一個為1(或0)進行循環(huán)移位,利用Q端作狀態(tài)輸出不需要加譯碼器,在CP脈沖的驅動下各Q端輪流出現(xiàn)矩形脈沖,也稱作脈沖分配器。特點：它的狀態(tài)利用率比環(huán)形計數(shù)器提高一倍,N=2n。優(yōu)點：每次狀態(tài)變化端只有一個觸發(fā)器翻轉,譯碼時不存在競爭-冒險,所有的譯碼門都只需兩個輸入端。缺點：狀態(tài)利用率較低,有2n-2n個狀態(tài)沒有被利用。能夠自啟的4位環(huán)形計數(shù)器4位環(huán)形計數(shù)器的狀態(tài)轉換圖4位環(huán)形計數(shù)器的波形圖能夠自啟動的4位扭環(huán)形計數(shù)器（a）邏輯電路（b）狀態(tài)圖3.用集成計數(shù)器芯片構成的N進制計數(shù)器利用集成二進制或集成十進制計數(shù)器芯片可以很方便地構成任意進制計數(shù)器,采用的方法有兩種:反饋清零法反饋置數(shù)法(1)反饋清零法清零信號的選擇與芯片的清零方式有關。清零方式異步清零方式同步清零方式產生清零信號的狀態(tài)稱為反饋識別碼Na。Na=N,其有效循環(huán)狀態(tài)從0~(Na-1）Na=N-1,其有效循環(huán)狀態(tài)從0~Na[例]試利用十進制計數(shù)器芯片74LS90構成二十三進制計數(shù)器。解：74LS90為十進制計數(shù)器,根據(jù)題意可知計數(shù)器的模N=23,需要兩片才能完成。74LS90中的異步清零端ROA、ROB為高電平有效輸入輸出R0AR0BS9AS9BCP0

CP1Q3Q2Q1Q0

110×

×

×11×0×××

×11××000000001001

×0×00×0×

0××0

×00×

×

×××

二進制加計數(shù)

×五進制加計數(shù)

×74LS90的功能表根據(jù)功能表，應將S9A、S9B接地，使其具有計數(shù)或清零條件。邏輯接線圖如下：使能端S9A、S9B為置9端，當S9A=S9B=1時，計數(shù)器置9，即狀態(tài)為1001。計數(shù)時，R0A*R0B=0計數(shù)時和清零時，S9A、S9B中必須有0，即S9A*S9B=0當?shù)臀黄映?時，高位片子出2時，應執(zhí)行清零功能，處于1狀態(tài)Q端以與函數(shù)反饋給R0A、R0B，使R0A=R0B=1就可以了[例]試用二進制計數(shù)器芯片74LS163構成一個八十六進制計數(shù)器。（1）74LS163為同步清零方式，要構成八十六進制計數(shù)器需用兩片這樣芯片。（2）將高位芯片Q2

Q0和低位芯片Q2Q0組合為與非函數(shù)作為反饋清零信號。解：高位芯片Q2Q0和低位芯片Q2Q0組合為與非門，作為反饋清零信號CR要求低電平所以反饋信號要由與非門引導到CR端[例]試用二進制計數(shù)器芯片74LS163構成一個五十進制計數(shù)器。（1）74LS163為同步清零方式，當CR=0后，再來CP脈沖完成清零。五十進制計數(shù)器中出現(xiàn)的最大數(shù)是（49）10，需用兩片這樣的芯片。（2）在出現(xiàn)（49）10的下一個狀態(tài)，即下一個CP到來時，計數(shù)器回到零，這要求計數(shù)器的反饋識別碼Na=50-1=（49）10而（49）10=（00110001）2解：高位芯片Q1Q0和低位芯片Q0組合為與非函數(shù)，作為反饋清零信號。CR要求低電平所以反饋信號要由與非門引導到CR端以上兩例所得結論（1）在芯片的中使能端都置于正確的前提下，確定置0所取輸出代碼是個關鍵，這與芯片的清零方式（同步清零)。（2）異步清零以N作為置0的輸出代碼。清零端的有效電平，以確定反饋引導門是與門還是與非門。同步清零以N-1作為置0的輸出代碼。注意[例]設計一個自然二進制碼0000～1101的計數(shù)器。（可選用兩個以上方案）解：根據(jù)題意，從0000到1101共包含14個狀態(tài)，是模N=14的計數(shù)器，如果選用74LS163采取置數(shù)方式一置數(shù)碼Nn=Nb+Ｎ-1=Nb+14-1=Nb+13。方案有三個:①所以只要使D3D2D1D0=0000。將Q3Q2Q0構成與非這種方式相當于反饋清零法。圖（a）片就可以實現(xiàn)。因為”163”屬于同步置數(shù),則令反饋令Nb=0000，則Na=1101,而置數(shù)端LD為低電平為效,函數(shù),與非輸出送至LD端,其它端正常接線就可以了③令Nb=0001,則Na=1110,應使CTT=CTP=1,D3D2D1D0=0001,LD=Q3Q2Q1。如圖（c）②令Nb=0010,則Na=1111,在狀態(tài)為“1111”時,進位輸出端CO=1,所以應將CO經反相器引至LD,且令D3D2D1D0

=0010,CTT=CTP=1。如圖(b)補充內容[例]試用74LS196實現(xiàn)27進制計數(shù)器。解：為實現(xiàn)本題要求的模數(shù)，需要用兩片”196”.如果采用反饋置數(shù)法,則應令Na=Nb+N.現(xiàn)令Nb=0000即D3D2D1D0=0000,則Na=[27]10=[00100111]BCD,這樣該計數(shù)器循環(huán)的狀態(tài)個數(shù)為0～26,模N=27,其它使能端及兩片級聯(lián)應正常接好。圖如下：二十九進制計數(shù)器的計數(shù)過程高位2#片Q1和低位1#片Q2Q1Q0構成與非函數(shù)反饋給置數(shù)控制端LD作置數(shù)指令一、時序邏輯電路的設計方法1.邏輯抽象2.狀態(tài)簡化3.狀態(tài)編碼4.選擇觸發(fā)器的類型及個數(shù)(2n-1＜M≤2n)5.求電路的輸出方程及各觸發(fā)器的驅動方程6.畫出邏輯圖,并檢查自啟動能力。5.5時序邏輯電路應用舉例解：[例]試設計一個帶有進位輸出端的十進制計數(shù)器根據(jù)題意可知，該計數(shù)器是單純的十進制，無需輸入信號。取進位信號為輸出邏輯變量C,規(guī)定有進位輸出時C=1，無進位輸出時C=0。十進制計數(shù)器應當有十個有效狀態(tài)，根據(jù)題意知這十個狀態(tài)均不可少，即無等價狀態(tài)，如下圖。根據(jù)公式2n-1＜M≤2n現(xiàn)要求M=10,故應取觸發(fā)器個數(shù)n=4（因為2３＜10＜24)。狀態(tài)轉換表如下：

等效十進制數(shù)狀態(tài)順序狀態(tài)編碼進位輸出OC初態(tài)次態(tài)SiQ3Q2Q1Q0Q3Q2Q1Q00123456789S0S1S2S3S4S5S6S7S8S900000001001000110100010101100111100010010001001000110100010101100111000100100000000000001狀態(tài)轉換表由于電路的次態(tài)Q3n+1Q2n+1Q1n+1Q0n+1和進位輸出C唯一地取決于電路現(xiàn)態(tài)Qn3Qn2Qn1Qn0的取值,可畫出表示次態(tài)邏輯函數(shù)和進位輸出函數(shù)的卡諾圖。注意由于計數(shù)器正常工作時不會出現(xiàn)1010～1111即“10”～“15”這六個狀態(tài)，所以可將這六個最小項作為約束項處理,在卡諾圖中用”X”表示。由上表可列出對應于狀態(tài)轉換順序的五個卡諾圖,如下:將卡諾圖化簡得到電路的狀態(tài)方程并寫成JK觸發(fā)器特性方程的標準形式Qin+1=JiQin+KiQin,分別為:Q3n+1=Q2nQ1nQ0nQ3n+Q0nQ3nQ2n+1=Q1nQ0nQ2n+Q2n(Q0n+Q1n)=Q1nQ0nQ2n+Q1nQ0nQ2nQ1n+1=Q3nQ0nQ1n+Q0nQ1nQ0n+1=Q0n輸出方程為：C=Q3nQ0nJK觸發(fā)器特性方程對照，得各觸發(fā)器驅動方程為：J3=Q2nQ1nQ0nK3=Q0n

J2=Q1nQ0nK2=Q1nQ0nJ0=1K0=1

J1=Q3nQ1nK1=Q0n次態(tài)卡諾圖（a）邏輯圖（b）時序圖狀態(tài)轉換圖數(shù)字鐘電路

采用集成計數(shù)器電路組成基礎的數(shù)字鐘電路：電路結構由秒時基信號發(fā)生器；60“秒”、60“分”、24“小時”的分頻電路；譯碼/驅動/LED數(shù)碼管顯示電路以及0秒、分、小時校正電路等組成。4518雙十進制計數(shù)器邏輯功能表輸入輸出RCLENQ4~Q11××全000加法計數(shù)0101不變000×0×交通信號燈控制電路交通信號燈綠黃紅顯示圖即其時序如圖所示，現(xiàn)將南北和東西通道綠、黃、紅燈的顯示時序分別用代號1A、1B、1C和2A、2B、2C表示。顯示圖時序圖交通信號燈顯示控制電路電路圖一、設計步驟如下：(供參考)根據(jù)要求確定方案,進行必要的論證。根據(jù)已確定方案選擇器件,選擇器件的種類、型號要從功能、指標參數(shù)和價格等方面考慮。畫出邏輯圖。進行安裝調試，具體問題具體處理，必要時可修改原設計。5.6集成時序邏輯電路應用設計舉例[例]試設計一個從1到99分頻的可調分頻電路。解：⑴確定方案根據(jù)命題對電路功能的要求，所選主要集成邏輯器件應是計數(shù)器（分頻器）。本題應滿足的最大分頻能力是99,故采用兩片十進制計數(shù)芯片可以滿足。分頻倍數(shù)的設置可由計數(shù)過程中輸入脈沖與進位（借位）信號的關系來決定。⑵選擇器件。選擇兩片74LS192同步十進制可逆計數(shù)器。為了改變置入數(shù)據(jù)，再選兩只8421BCD碼撥碼盤和８只3.3kΩ電阻,另外還要選一片7404反相器,以將借位信號送給置數(shù)使能端。⑶畫出電路邏輯圖。1～99分頻電路邏輯圖如下：內部開關接通時，置入數(shù)據(jù)為1，斷開時為0反相器G：①將BO的脈沖由負變?yōu)檎}沖并輸出。②當BO結束時,將由0到1的正跳變變?yōu)橛?到0的負跳變,滿足置數(shù)使能端的置數(shù),使電路往復不停地工作。[例]某工廠廠區(qū)有50盞路燈，試為該廠配電值班室設計一個路燈巡回檢測電路，要求每盞燈每次檢測半分鐘。電路要實時顯示被測燈的序號，有燈損壞要顯示出來并顯示出已損壞燈的序號，在每盞燈的回路中串聯(lián)一采樣電阻，由電阻向檢測電路提供信號，燈好時檢測電路輸出5V電壓,燈壞時電壓為零。巡檢電路方框圖解:⑴確定方案。

根據(jù)設計要求必須有計數(shù)分頻電路，以實現(xiàn)定時半分鐘檢測一盞燈，還應通過計數(shù)顯示被測燈的０～49序號,為了能依次檢測50個燈信號，由