重慶科創(chuàng)職業(yè)學(xué)院項目11 四選一數(shù)據(jù)選擇器

1任務(wù)分析:四選一數(shù)據(jù)選擇器的工作原理1知識準(zhǔn)備:并行賦值語句2任務(wù)實施:四選一數(shù)據(jù)選擇器的VHDL設(shè)計3任務(wù)11四選一數(shù)據(jù)選擇器的VHDL設(shè)計2一、任務(wù)分析：四選一數(shù)據(jù)選擇器的工作原理（一）、實體設(shè)計分析

任務(wù)六中已經(jīng)完成了二選一數(shù)據(jù)選擇器的設(shè)計，我們認(rèn)識到，數(shù)據(jù)選擇器的地址選擇信號數(shù)n取決于輸入數(shù)據(jù)的路數(shù)M，即M=2n，因此本設(shè)計中地址選擇信號可以設(shè)定為二位標(biāo)準(zhǔn)邏輯矢量型數(shù)據(jù)。3一、任務(wù)分析：四選一數(shù)據(jù)選擇器的工作原理（二）、結(jié)構(gòu)體設(shè)計分析

任務(wù)六中完成二選一數(shù)據(jù)選擇器的設(shè)計，我們采用了三種不同的方法，對比之后，我們發(fā)現(xiàn)數(shù)據(jù)選擇器輸入輸出信號之間的邏輯關(guān)系直接受控于地址信號。對于這種輸入輸出信號之間的邏輯關(guān)系清晰的電路，我們可以直接采用行為描述方式進行設(shè)計。即可以采用if、case等順序賦值語句實現(xiàn)。本次任務(wù)中將采用when-else等并行賦值語句來完成。知識準(zhǔn)備:并行賦值語句2并行語句與一般軟件程序的最大區(qū)別就是在結(jié)構(gòu)體中的執(zhí)行都是同時進行的，即它們的執(zhí)行順序與語法的書寫順序無關(guān)。這種并行性是由硬件本身的并行性決定的，一旦電路接通電源，各部分就會按照事先設(shè)計好的方案同時工作。并行語句主要有進程語句（PROCESS）、并行信號賦值語句、元件例化語句、塊語句（BLOCK）、生成語句（GENERATE）。51、進程語句PROCESS1PROCESSnsignalsignalARCHITECTURE一個結(jié)構(gòu)體可以有多個進程語句進程和進程之間是并行的進程和進程之間的數(shù)據(jù)交換通過信號完成進程內(nèi)部是順序語句2.并行信號賦值語句（1）簡單（并行）信號賦值語句 格式：賦值目標(biāo)﹤=表達(dá)式；如q﹤=b+c；（2）條件信號賦值語句格式：賦值目標(biāo)﹤=表達(dá)式WHEN

賦值條件ELSE

…

表達(dá)式；注意：由于條件測試的順序性，第一句具有最高賦值優(yōu)先級，第二句次之，以此類推。（3）選擇信號賦值語句格式：WITH

選擇表達(dá)式SELECT

賦值目標(biāo)﹤=表達(dá)式WHEN選擇值，

…

表達(dá)式WHEN選擇值；

選擇信號賦值語句不允許有條件重疊的現(xiàn)象，也不允許存在條件涵蓋不全的情況。

注意：選擇信號賦值語句本身不能在進程中應(yīng)用，但其功能卻與進程中的CASE語句的功能相似。CASE語句的執(zhí)行依賴于進程中敏感信號的改變而啟動進程。選擇信號語句中也有敏感量，即選擇表達(dá)式

。當(dāng)選擇表達(dá)式的值發(fā)生變化時，就將啟動此語句對各子句的選擇值進行測試對比，當(dāng)發(fā)現(xiàn)有滿足條件的子句的選擇值時，就將此子句表達(dá)式中的值賦給賦值目標(biāo)。

ARCHITECTUREar_6OFfzh_1ISBEGIN y<=a WHEN q=″00″ELSE b WHEN q=″01″ELSE c WHEN q=″10″ELSE d ;END ar_6;【例】條件信號賦值語句的用法注意q為兩位標(biāo)準(zhǔn)邏輯矢量。ARCHITECTUREar_7OFfzh_2ISBEGINWITHq SELECT y<=aWHEN″00″， --選擇值用“，”結(jié)束

bWHEN″01″，

cWHEN″10″，

dWHENOTHERS;--最后一句用“；”結(jié)束END ar_7;【例】選擇信號賦值語句的用法任務(wù)實施:四選一數(shù)據(jù)選擇器的VHDL設(shè)計3libraryieee;useieee.std_logic_1164.all;entitymux412isport(a,b,c,d:instd_logic;s:instd_logic_vector(1downto0);y:outstd_logic);end;architectureoneofmux412isbeginwithsselecty<=aWHEN"00",bWHEN“01”，cWHEN“10”，dWHENOTHERS;end;12libraryieee;useieee.std_logic_1164.all;entitymux41isport(a,b,c,d:instd_logic;s:instd_logic_vector(1downto0);y:outstd_logic);end;architectureoneofmux41isbegin