第5章 組合邏輯電路-2

5.7數(shù)據(jù)選擇器MUX的功能示意圖——Multiplexer，多路選擇器；在選擇變量的控制下，從若干個(gè)數(shù)據(jù)輸入變量中選擇一個(gè)輸入傳送到輸出端。輸出輸入數(shù)據(jù)選擇輸入5.7.1數(shù)據(jù)選擇器1.4選1數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器的功能表使能選擇變量數(shù)據(jù)輸入輸出ENA1A0D3D2D1D0Y2.中規(guī)模數(shù)據(jù)選擇器(1)雙4選1數(shù)據(jù)選擇器——74LS15374LS153的邏輯符號(hào)及引腳編號(hào)(2)8選1數(shù)據(jù)選擇器——74LS151、74LS251三態(tài)輸出，使能端輸入高電平，則輸出高阻態(tài)。2.中規(guī)模數(shù)據(jù)選擇器74LS151的邏輯符號(hào)及引腳編號(hào)——2個(gè)4選1擴(kuò)展為8選15.7.2數(shù)據(jù)選擇器的應(yīng)用1.數(shù)據(jù)選擇器的擴(kuò)展A2A1A0000001010011100101110111A4A300MUX(I)被選中01MUX(II)被選中10MUX(III)被選中11MUX(IV)被選中——4個(gè)8選1和1個(gè)4選1擴(kuò)展為32選11.數(shù)據(jù)選擇器的擴(kuò)展2.實(shí)現(xiàn)任意組合邏輯電路的設(shè)計(jì)

任意組合邏輯函數(shù)均可以寫(xiě)成標(biāo)準(zhǔn)與-或式，數(shù)據(jù)選擇器是一種由最小項(xiàng)譯碼器選擇輸入數(shù)據(jù)的mi電路結(jié)構(gòu)。因此，可以用數(shù)據(jù)選擇器實(shí)現(xiàn)任意組合邏輯電路的設(shè)計(jì)。(1)邏輯函數(shù)的輸入變量數(shù)目與MUX的選擇變量數(shù)相同例5.7.1：用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)方法I：邏輯函數(shù)式比較法例5.7.1：用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)將74LS151的3個(gè)選擇變量依次與輸入信號(hào)A、B、C相連，根據(jù)邏輯函數(shù)中包含的最小項(xiàng)mi，按其編號(hào)i，從MUX的數(shù)據(jù)輸入端Di輸入1；函數(shù)中不存在的最小項(xiàng)，其對(duì)應(yīng)的數(shù)據(jù)輸入端輸入0。例5.7.1：用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)方法II：卡諾圖法——用填寫(xiě)函數(shù)卡諾圖的方法直接獲得MUX的數(shù)據(jù)輸入信號(hào)2.實(shí)現(xiàn)任意組合邏輯電路的設(shè)計(jì)(2)邏輯函數(shù)的輸入變量數(shù)目多于MUX的選擇變量數(shù)目邏輯函數(shù)的輸入變量數(shù)多于MUX的選擇變量，則輸入變量的最小項(xiàng)個(gè)數(shù)多于MUX的數(shù)據(jù)輸入端數(shù)目。需要在數(shù)據(jù)輸入端增加一級(jí)由門(mén)電路構(gòu)成的譯碼電路，先從邏輯函數(shù)中分離出多余的變量，再將這些變量通過(guò)譯碼電路加到MUX的數(shù)據(jù)輸入端。例5.7.2：用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)方法I：邏輯函數(shù)式比較法例5.7.2：用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)從4個(gè)變量中挑選哪2個(gè)作為MUX的選擇變量，有時(shí)結(jié)果簡(jiǎn)單的程度會(huì)不同。方法II：卡諾圖法例5.7.2：用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)例5.6.2的解答之一5.8數(shù)碼比較器5.8.1比較單元電路除了進(jìn)行加、減、乘、除等基本運(yùn)算之外，比較運(yùn)算也是不可缺少的計(jì)算機(jī)數(shù)據(jù)處理方法。異或門(mén)和同或門(mén)就是常用的比較運(yùn)算邏輯電路，其運(yùn)算結(jié)果可能是相等、不相等，也可能是大于或小于。ABP1P2P3比較單元電路的功能表當(dāng)A3=B3時(shí)，比較次高位，若A2＞B2，則A＞B。若最高位A3＞B3，則A＞B。數(shù)碼比較器是對(duì)2個(gè)n位二進(jìn)制碼A和B進(jìn)行比較的多輸入多輸出的組合邏輯電路，比較的結(jié)果由3個(gè)輸出端YA=B、YA＞B、YA＜B輸出。5.8.24位二進(jìn)制碼比較器4位2進(jìn)制碼比較器可以根據(jù)1位二進(jìn)制碼比較單元電路的構(gòu)成原則來(lái)建立。2個(gè)數(shù)碼相等用表示，Ａ＞Ｂ用表示，Ａ＜Ｂ用表示。根據(jù)從高位開(kāi)始比較的運(yùn)算原則：按高→低的比較原則，依次類推集成四位二進(jìn)制數(shù)碼比較器——74LS85串行輸入端來(lái)自低位的比較結(jié)果集成四位二進(jìn)制數(shù)碼比較器——74LS8574LS85的級(jí)聯(lián)5.8.3數(shù)碼比較器的應(yīng)用5.9競(jìng)爭(zhēng)與冒險(xiǎn)由于邏輯門(mén)的傳輸延遲時(shí)間和電路的負(fù)載電容、傳輸線分布電容效應(yīng)等因素的影響，使得傳輸?shù)酵粋€(gè)門(mén)輸入端的一組信號(hào)到達(dá)的時(shí)間有先后之分，從而導(dǎo)致競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象的產(chǎn)生。為了保證數(shù)字系統(tǒng)工作的可靠性，必須研究信號(hào)的傳輸延遲對(duì)電路的影響。

5.9.1基本概念

冒險(xiǎn)是指在某一瞬間，數(shù)字電路中出現(xiàn)非預(yù)期信號(hào)的現(xiàn)象，即出現(xiàn)違背真值表規(guī)定的邏輯電平的情況。冒險(xiǎn)也可以看成為一種過(guò)渡現(xiàn)象，一種干擾。數(shù)字電路從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個(gè)穩(wěn)定狀態(tài)時(shí)，其中某個(gè)門(mén)電路的2個(gè)輸入信號(hào)出現(xiàn)同時(shí)向相反邏輯電平跳變的現(xiàn)象，稱該電路存在競(jìng)爭(zhēng)。競(jìng)爭(zhēng)的結(jié)果不一定都產(chǎn)生冒險(xiǎn)，只是有可能會(huì)產(chǎn)生冒險(xiǎn)現(xiàn)象。當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，在數(shù)字電路的輸出端出現(xiàn)虛假信號(hào)(過(guò)渡干擾信號(hào))的現(xiàn)象，稱為競(jìng)爭(zhēng)冒險(xiǎn)。5.9.1基本概念“1”態(tài)冒險(xiǎn)“0”態(tài)冒險(xiǎn)5.9.2競(jìng)爭(zhēng)冒險(xiǎn)的判別

產(chǎn)生冒險(xiǎn)的原因：一是門(mén)電路存在延遲；而是信號(hào)間的競(jìng)爭(zhēng)。為確保系統(tǒng)工作的可靠性，一般認(rèn)為只要存在競(jìng)爭(zhēng)現(xiàn)象，就可能在電路輸出端出現(xiàn)違背穩(wěn)態(tài)下邏輯關(guān)系的干擾脈沖，必須預(yù)先采取措施避免競(jìng)爭(zhēng)的產(chǎn)生。競(jìng)爭(zhēng)與冒險(xiǎn)的判別方法：I.判斷邏輯式中是否同時(shí)存在某個(gè)變量的原變量和反變量形式——產(chǎn)生競(jìng)爭(zhēng)的基本條件

；II.在一定的輸入條件下，邏輯式是否可以轉(zhuǎn)換為原變量與反變量相與或者相或的運(yùn)算關(guān)系——原變量與反變量可能在某個(gè)門(mén)電路的輸入端相遇，產(chǎn)生競(jìng)爭(zhēng)。例5.9.1：判斷下列3個(gè)邏輯函數(shù)是否存在競(jìng)爭(zhēng)冒險(xiǎn)。(1)當(dāng)B=C=1時(shí)，，存在“0”態(tài)冒險(xiǎn)；(2)當(dāng)B=C=0時(shí)，，存在“1”態(tài)冒險(xiǎn)；(2)當(dāng)B=1，C=0時(shí)，，存在“0”態(tài)冒險(xiǎn)；當(dāng)A=0，C=1時(shí)，，存在“0”態(tài)冒險(xiǎn)；當(dāng)A=1，B=0時(shí)，，存在“0”態(tài)冒險(xiǎn)。1.代數(shù)法消除競(jìng)爭(zhēng)冒險(xiǎn)在保證邏輯關(guān)系不變的前提下，在邏輯函數(shù)式中加入冗余項(xiàng)

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