數(shù)字電子技術-06異步時序邏輯電路

第六章異步時序邏輯電路

異步時序邏輯電路中沒有統(tǒng)一的時鐘脈沖信號，電路狀態(tài)的改變是外部輸入信號變化直接作用的結果。

根據(jù)電路結構和輸入信號形式的不同，異步時序邏輯電路可分為脈沖異步時序邏輯電路和電平異步時序邏輯電路兩種類型。

兩類電路均有Mealy型和Moore型兩種結構模型。

6.1.1概述

一、結構脈沖異步時序電路的一般結構如下圖所示。

圖中，存儲電路可由時鐘控制觸發(fā)器或非時鐘控制觸發(fā)器組成。

6.1脈沖異步時序邏輯電路二、輸入信號的形式與約束

1.輸入信號為脈沖信號;

2.輸入脈沖的寬度必須保證觸發(fā)器可靠翻轉;

3.輸入脈沖的間隔必須保證前一個脈沖引起的電路響應完全結束后，后一個脈沖才能到來;

4.不允許兩個或兩個以上輸入端同時出現(xiàn)脈沖。對n個輸入端的電路，其一位輸入只允許出現(xiàn)n+1種取值組合，其中有效輸入種取值組合為n種。

三、輸出信號的形式

脈沖異步時序邏輯電路的輸出信號可以是脈沖信號也可以是電平信號。6.1.2脈沖異步時序邏輯電路的分析

一、分析方法與步驟

1.分析方法

脈沖異步時序邏輯電路的分析方法與同步時序邏輯電路大致相同。

注意兩點：

⑴當存儲元件采用時鐘控制觸發(fā)器時，對觸發(fā)器的時鐘控制端應作為激勵函數(shù)處理。僅當時鐘端有脈沖作用時，才根據(jù)觸發(fā)器的輸入確定狀態(tài)轉移方向，否則，觸發(fā)器狀態(tài)不變。

⑵根據(jù)對輸入的約束，分析時可以排除兩個或兩個以上輸入端同時出現(xiàn)脈沖以及輸入端無脈沖出現(xiàn)情況，從而使圖、表簡化。

(4)用文字描述電路的邏輯功能（必要時畫出時間圖）。2.分析步驟

(1)寫出電路的輸出函數(shù)和激勵函數(shù)表達式；(2)列出電路次態(tài)真值表或次態(tài)方程組；(3)作出狀態(tài)表和狀態(tài)圖；二、分析舉例

例分析下圖所示脈沖異步時序邏輯電路，指出該電路功能。&⑴寫出輸出函數(shù)和激勵函數(shù)表達式

解:該電路由兩個J-K觸發(fā)器和一個與門組成，有一個輸入端x和一個輸出端Z，輸出是輸入和狀態(tài)的函數(shù)，屬于Mealy型脈沖異步時序電路。&

Z=xy2y1

J2=K2=1；C2=y1

J1=K1=1；C1=x

⑵列出電路次態(tài)真值表

J-K觸發(fā)器的狀態(tài)轉移發(fā)生在時鐘端脈沖負跳變的瞬間，為了強調在觸發(fā)器時鐘端C1、C2何時有負跳變產(chǎn)生，在次態(tài)真值表中用“↓”表示下跳。僅當時鐘端有“↓”出現(xiàn)時，相應觸發(fā)器狀態(tài)才能發(fā)生變化，否則狀態(tài)不變。JKQ(n+1)00011011Q01

⑶作出狀態(tài)表和狀態(tài)圖根據(jù)次態(tài)真值表和輸出函數(shù)表達式（Z=xy2y1），可作出該電路的狀態(tài)表和狀態(tài)圖如下?，F(xiàn)態(tài)y2y1次態(tài)y2n+1y1n+1/輸出Zx=100

01/001

10/010

11/011

00/1000110110/00/00/00/01/01/01/01/1x/Z

⑷畫出時間圖并說明電路邏輯功能。為了進一步描述該電路在輸入脈沖作用下的狀態(tài)和輸出變化過程，可根據(jù)狀態(tài)表或狀態(tài)圖畫出該電路的時間圖如下圖所示。由狀態(tài)圖和時間圖可知，該電路是一個模4加1計數(shù)器，當收到第四個輸入脈沖時，電路產(chǎn)生一個進位輸出脈沖。xy1y2Z

一、方法與步驟

⒈方法:

脈沖異步時序邏輯電路設計的方法與同步時序邏輯電路設計大致相同，主要應注意兩個問題。

⑴由于不允許兩個或兩個以上輸入端同時為1（用1表示有脈沖出現(xiàn)），設計時可以作如下處理：

當有多個輸入信號時，只需考慮多個輸入信號中僅一個為1的情況；在確定激勵函數(shù)和輸出函數(shù)時，可將兩個或兩個以上輸入同時為1的情況作為無關條件處理。

⑵當存儲電路采用帶時鐘控制端的觸發(fā)器時，觸發(fā)器的時鐘端應作為激勵函數(shù)處理。設計時通過對觸發(fā)器的時鐘端和輸入端綜合處理，有利于函數(shù)簡化。6.1.3脈沖異步時序邏輯電路的設計

⒉步驟設計過程與同步時序電路相同，具體如下：

①

形成原始狀態(tài)圖②狀態(tài)化簡

③狀態(tài)編碼

⑤畫邏輯電路圖

④確定激勵函數(shù)和輸出函數(shù)二、舉例

例

用T觸發(fā)器作為存儲元件，設計一個異步模8加1計數(shù)器，電路對輸入端x出現(xiàn)的脈沖進行計數(shù)，當收到第八個脈沖時，輸出端Z產(chǎn)生一個進位輸出脈沖。

解由題意可知，該電路模型為Mealy型。由于狀態(tài)數(shù)目和狀態(tài)轉換關系非常清楚，可直接作出二進制狀態(tài)圖和狀態(tài)表。

⑴作出狀態(tài)圖和狀態(tài)表設電路初始狀態(tài)為“000”，狀態(tài)變量用y2、y1、y0表示，可作出二進制狀態(tài)圖如下。x/z1011/01/0相應二進制狀態(tài)表為：000

001/0

001

010/0010

011/0011

100/0100

101/0101

110/0110

111/0111

000/1現(xiàn)態(tài)次態(tài)y2n+1y1n+1y0n+1/輸出Zy2y1y0x=1

⑵確定激勵函數(shù)和輸出函數(shù)假定狀態(tài)不變時，令相應觸發(fā)器的時鐘端為0，輸入端T任意；而狀態(tài)需要改變時，令相應觸發(fā)器的時鐘端為1(有脈沖出現(xiàn))，T端為1。根據(jù)狀態(tài)表，可得到x為1時激勵函數(shù)和輸出函數(shù)真值表：y2y1y00d

0d11 00d1111 00d

0d11 0111111 00d

0d11 00d1111 00d

0d11 0111111 1輸入脈沖x現(xiàn)態(tài)激勵函數(shù)輸出C2T2C1T1C0T0Z111111110

000010

100111

001011

10111次態(tài)y2(n+1)y1(n+1)

y0(n+1)0

0

10

1

00

1

11

0

01

0

11

1

01

1

10

0

0

根據(jù)激勵函數(shù)和輸出函數(shù)真值表，并考慮到x為0時(無脈沖輸入,電路狀態(tài)不變)，可令各觸發(fā)器時鐘端為0，輸入端T隨意?？傻玫胶喕蟮募詈瘮?shù)和輸出函數(shù)表達式如下：

C2=xy1y0

；T2=1

C1=xy0

；T1=1

C0=x；T0=1

Z=xy2y1y0

⑶畫出邏輯電路圖

根據(jù)激勵函數(shù)和輸出函數(shù)表達式，可畫出實現(xiàn)給定要求的邏輯電路如下圖所示。6.2.1概述

前面所述同步時序電路和脈沖異步時序電路有兩個共同的特點：

☆電路狀態(tài)的轉換是在脈沖作用下實現(xiàn)的；

☆電路對過去輸入信號的記憶由觸發(fā)器的狀態(tài)體現(xiàn)。

6.2電平異步時序邏輯電路

事實上，對上述特點可進一步理解如下：

●脈沖信號只不過是電平信號的一種特殊形式。

●電路中的觸發(fā)器，不管是哪種類型，都是由邏輯門加反饋回路構成的。

將上述兩個特點一般化，便可得到時序邏輯電路中更具一般性的另一類電路——電平異步時序邏輯電路。一、電平異步時序邏輯電路的結構特點

⒈結構框圖

圖中：

x1，…，xn：外部輸入信號；

Z1，…，Zm：外部輸出信號；

Y1，…，Yr：激勵狀態(tài)；

y1，…，yr：二次狀態(tài)；

Δt1，…，Δtr：反饋回路中

的時間延遲。

⒉組成

電平異步時序邏輯電路可由邏輯門加反饋組成。⒊邏輯方程

電路可用以下邏輯方程組描述：

Zi=fi(x1,…,xn,y1,…,yr)

i=1,…,m

Yj=gj(x1,…,xn,y1,…,yr)

j=1,…,r

yj(t+△tj)=Yj(t)例如：用“或非”門構成的R-S觸發(fā)器。

⒋電平異步時序邏輯電路的特點

電平異步時序電路具有如下特點：

⑴電路輸出和狀態(tài)的改變是由輸入信號電位的變化直接引起的，工作速度較高；

⑵電路的二次狀態(tài)和激勵狀態(tài)僅僅相差一個時間延遲。二次狀態(tài)y是激勵狀態(tài)Y經(jīng)過延遲Δt后的“重現(xiàn)”。

⑶輸入信號的一次變化可能引起二次狀態(tài)的多次變化。

⑷電路在狀態(tài)轉換過程中存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)。

穩(wěn)定狀態(tài)：Y=y非穩(wěn)定狀態(tài)：Y≠y

⒌輸入信號的約束

(1)不允許兩個或兩個以上輸入信號同時發(fā)生變化。

(2)輸入信號變化引起的電路響應必須完全結束后,才允許輸入信號再次變化。換句話說，必須使電路進入穩(wěn)定狀態(tài)后，才允許輸入信號發(fā)生變化。

0001∨10∨11×（不允許）例如，二.電平異步時序邏輯電路的描述方法

2.流程表

流程表：是一種以卡諾圖的格式反映電路輸出信號、激勵狀態(tài)與電路輸入信號、二次狀態(tài)之間關系的一種表格。1．用邏輯方程描述

電路可用以下邏輯方程組描述：

Zi=fi(x1,…,xn,y1,…,yr)

i=1,…,m

Yj=gj(x1,…,xn,y1,…,yr)

j=1,…,r

yj(t+△tj)=Yj(t)

流程表的一般格式如下表所示。構造流程表應注意兩點：

將表中與二次狀態(tài)相同的激勵狀態(tài)加上圓圈，以表示電路處于穩(wěn)態(tài)，否則處于非穩(wěn)態(tài)。將一位輸入的各種取值按代碼相鄰的關系排列(與卡諾圖相同)，以表示輸入信號只能在相鄰位置上發(fā)生變化。

例如，用或非門構成的基本R-S觸發(fā)器是一個最簡單的電平異步時序邏輯電路。該電路的狀態(tài)即輸出，屬于Moore型電平異步時序邏輯電路的特例。其激勵方程為

根據(jù)激勵方程和約束條件RS=0，可作出相應流程表如下表所示。

3.總態(tài)圖電平異步時序邏輯電路在輸入信號作用下存在穩(wěn)態(tài)和非穩(wěn)態(tài)，而且在同一輸入信號作用下，可能有一個穩(wěn)態(tài)也可能有多個穩(wěn)態(tài)，為了對電路的工作狀態(tài)和邏輯功能作出確切的說明，除了流程表和常用的時間圖外，引入了總態(tài)和總態(tài)圖的概念。

總態(tài)：指電路輸入和二次狀態(tài)的組合，記作(x,y)。

在流程表中，代表某種輸入取值的一列和代表某個二次狀態(tài)的一行的交叉點對應一個總態(tài)。

總態(tài)圖：反映穩(wěn)定總態(tài)之間轉移關系及相應輸出的一種有向圖。

一個電平異步時序邏輯電路的邏輯功能，是由該電路在輸入作用下各穩(wěn)定總態(tài)之間的轉移關系以及各時刻的輸出來體現(xiàn)的。總態(tài)圖能夠清晰地描述一個電路的邏輯功能。例如，R-S觸發(fā)器的流程表所對應的總態(tài)圖如下圖所示。

(00,0)/0

(01,1)/1

(10,0)/0

(00,1)/16.2.2電平異步時序邏輯電路的分析

(1)根據(jù)邏輯電路圖寫出輸出函數(shù)和激勵函數(shù)表達式；

(2)作出流程表；

(3)作出總態(tài)圖或時間圖；

(4)說明電路邏輯功能。一、一般步驟

二、舉例例

分析下圖所示電平異步時序邏輯電路。

解該電路有兩個外部輸入x1、x2；兩條反饋回路，對應的激勵狀態(tài)為Y1、Y2,二次狀態(tài)為y1、y2；一個外部輸出Z。輸出僅僅是狀態(tài)的函數(shù)，屬于Moore模型。(1)寫出輸出函數(shù)和激勵函數(shù)表達式根據(jù)邏輯電路圖可寫出輸出函數(shù)和激勵函數(shù)表達式如下。(2)作出流程表

(3)作出總態(tài)圖

當電路收到輸入序列“00→10→11”時，才產(chǎn)生一個高電平輸出信號，其他情況下均輸出低電平。(01,01)/0(11,01)/0

(00,00)/0(10,01)/0(10,10)/0(11,11)/1

(4)說明電路功能

從總態(tài)圖可以看出，僅當電路收到輸入序列“00→10→11”時，才產(chǎn)生一個高電平輸出信號，其他情況下均輸出低電平。因此，該電路是一個“00→10→11”序列檢測器。6.2.3電平異步時序邏輯電路反饋回路間的競爭

前面對電路進行分析時，是在假定各回路之間延遲時間相同的情況下對電路的工作過程進行分析的。事實上，各反饋回路的延遲時間往往各不相同。當電路中存在多條反饋回路，而各回路之間的延時又互不相同時，則可能由于輸入信號的變化在反饋回路之間引起競爭。

競爭：是指當輸入信號變化引起電路中兩個或兩個以上狀態(tài)變量發(fā)生變化時，由于各反饋回路延遲時間的不同，使狀態(tài)的變化有先有后而導致不同狀態(tài)響應過程的現(xiàn)象。一、競爭現(xiàn)象

根據(jù)競爭對電路狀態(tài)轉移產(chǎn)生的影響，可將競爭分為非臨界競爭和臨界競爭兩種類型。

非臨界競爭：若競爭的結果最終能到達預定的穩(wěn)態(tài)，則稱為非臨界競爭。

臨界競爭：若競爭的結果可能使電路到達不同的穩(wěn)態(tài)，即狀態(tài)轉移不可預測，則稱為臨界競爭。1.競爭的兩種類型

例如,右圖所示某電平異步時序電路的流程表如下。

當電路處在穩(wěn)定總態(tài)（00，00）和（10，11），輸入發(fā)生變化時，電路狀態(tài)響應過程將如何呢？x2x1=1101010111101001x2x1=10x2x1=01x2x1=00

激勵狀態(tài)Y2Y1/輸出Z二次狀態(tài)

y2y100/000/001/011/0

00

11

10/0/0/000/000/000/010/000/000/0/0/0/0

2.實例分析

從表可以看出，當電路處于穩(wěn)定總態(tài)(00,00),輸入x2x1由00→10時，引起激勵狀態(tài)Y2Y1從00→11；當電路處于穩(wěn)定總態(tài)(10，11)、輸入x2x1由10→00時，激勵狀態(tài)Y2Y1從11→00。即兩個狀態(tài)變量均發(fā)生變化，所以，當電路中兩條反饋回路的延遲時間Δt1和Δt2不相等時，電路中將產(chǎn)生競爭。分析：

Δt2=Δt1：到達預定的穩(wěn)定總態(tài)(10，11)。

Δt2<Δt1：電路到達了一個非期望的穩(wěn)定總態(tài)(10，10)

Δt2>Δt1：電路到達了一個非期望的穩(wěn)定總態(tài)(10，01)。結論：本次競爭為臨界競爭！

(1)當電路處于穩(wěn)定總態(tài)(00，00)、輸入x2x1由00→10時：分析如下：

Δt2=Δt1：到達預定的穩(wěn)定總態(tài)(00，00)。

Δt2<Δt1：到達預定的穩(wěn)定總態(tài)(00，00)。

Δt2>Δt1：到達預定的穩(wěn)定總態(tài)(00，00)。

結論如下：本次競爭屬于非臨界競爭！

(2)當電路處于穩(wěn)定總態(tài)(10，11)、輸入x2x1由10→00時，其狀態(tài)響應過程如下。

用流程表檢查電路競爭的一般法則：

☆當從某一穩(wěn)態(tài)出發(fā)，輸入信號發(fā)生允許變化、引起兩個或兩個以上激勵狀態(tài)同時發(fā)生變化時，由于反饋回路之間延遲時間的不同會使電路產(chǎn)生競爭。

☆若輸入信號變化所到達的列只有一個穩(wěn)態(tài)，則該競爭屬于非臨界競爭；若輸入信號變化所到達的列有兩個或兩個以上穩(wěn)態(tài)，則該競爭屬于臨界競爭。

非臨界競爭的存在不會影響電路的正確工作，但臨界競爭的存在卻將導致電路狀態(tài)轉換的不可預測。為了確保電平異步時序電路能可靠地實現(xiàn)預定功能，電路設計時必須避免發(fā)生臨界競爭！6.3.1設計的一般步驟和方法

6.3電平異步時序邏輯電路的設計

一般步驟如下：

1.根據(jù)設計要求，建立原始流程表；

2.化簡原始流程表，得到最簡流程表；

3.狀態(tài)編碼，得到二進制流程表；

4.確定激勵狀態(tài)和輸出函數(shù)表達式；

5.畫出邏輯電路圖。

一、建立原始流程表

原始流程表是對設計要求的一種最原始的抽象。建立原始流程表時通常借助時間圖或原始總態(tài)圖。即首先根據(jù)題意畫出典型輸入、輸出時間圖或作出原始總態(tài)圖。

根據(jù)時間圖建立原始流程表的過程如下。

1.畫出典型輸入、輸出時間圖并設立相應狀態(tài)

由于電平異步時序電路約定對于每次輸入信號變化，必須保證電路進入穩(wěn)定狀態(tài)后才允許輸入信號再次變化，所以，應根據(jù)題意設立與各時刻輸入、輸出對應的穩(wěn)定狀態(tài)。

2.建立原始流程表根據(jù)時間圖和所設立的狀態(tài)建立原始流程表，一般分為3步進行。

(1)畫出原始流程表，并填入穩(wěn)定狀態(tài)和相應輸出

由于根據(jù)時間圖設立狀態(tài)時，對不同的輸入取值總是設立不同的狀態(tài)進行區(qū)分的，這就使得原始流程表中每一行只有一個穩(wěn)定狀態(tài)。顯然，時間圖上設立了多少個狀態(tài)，原始流程表便有多少行。

(2)填入非穩(wěn)定狀態(tài)并指定相應的輸出，完善流程表由于表中每行只有一個穩(wěn)定狀態(tài)，所以，在穩(wěn)態(tài)下輸入信號發(fā)生允許變化時，電路不可能直接進入另一個穩(wěn)態(tài)。

假定每次輸入信號發(fā)生變化時，電路總是經(jīng)過一個非穩(wěn)定狀態(tài)后進入另一個穩(wěn)定狀態(tài)，根據(jù)時間圖中的狀態(tài)轉移關系，可在原始流程表中填入相應的非穩(wěn)定狀態(tài)。

注意：當從某一穩(wěn)態(tài)出發(fā)，輸入信號發(fā)生允許變化所引起的狀態(tài)轉移，不能用時間圖中所設立的狀態(tài)來表示時，則應根據(jù)題意補充新的狀態(tài)，以便無遺漏地反映設計要求。

非穩(wěn)定狀態(tài)下輸出指定的法則為：

若轉換前后兩個穩(wěn)定狀態(tài)的輸出相同，則指定非穩(wěn)定狀態(tài)下的輸出與穩(wěn)態(tài)下的輸出相同；若轉換前后兩個穩(wěn)定狀態(tài)的輸出不同，則可指定非穩(wěn)定狀態(tài)下的輸出為任意值“d”。(思考：為什么？)

(3)填入無關狀態(tài)和無關輸出

對穩(wěn)態(tài)下輸入不允許到達的列，在相應處填入任意狀態(tài)和任意輸出，用“d”表示，即作為無關處理。

例某電平異步時序邏輯電路有兩個輸入端x1和x2，一個輸出端Z。輸出與輸入之間的關系為：若x1x2=00,則Z=0，之后當x1x2=01或10時，Z=1；若x1x2=11，則Z=1，之后當x1x2=01或10時，Z=0。作出該電路的原始流程表。解借助時間圖形成該電路原始流程表的過程如下。

(1)畫出典型輸入、輸出時間圖并設立相應狀態(tài)根據(jù)題意，可畫出該電路典型輸入、輸出時間圖并設立狀態(tài)如下。

(2)建立原始流程表

根據(jù)波形圖中設立的狀態(tài)和填寫原始流程表的步驟，可構造出該問題的原始流程表。二、化簡原始流程表

在進行電平異步時序邏輯電路設計時，流程表中的狀態(tài)數(shù)目決定了電路中反饋回路的數(shù)目，即狀態(tài)數(shù)目的多少與電路的復雜程度直接相關。為了獲得一種經(jīng)濟、合理的設計方案，必須對原始流程表進行化簡，求出最簡流程表。目的------------------簡化電路結構。由于原始流程表中含有不確定的狀態(tài)和輸出，因而原始流程表的化簡是建立在狀態(tài)相容這一概念基礎之上的。1．相容行的概念原始流程表中的每一行代表一個穩(wěn)定狀態(tài)，因而相容狀態(tài)的概念被引申為相容行的概念。

相容行：對于原始流程表中的某兩行，如果每一列給定的輸出相同，且給定的激勵狀態(tài)相同、交錯、循環(huán)、相容或為各自本身，則這兩行為相容行。

☆在檢查輸出時，對于一個給定而另一個任意，或者兩個均任意的情況，作為相同情況處理。注意：

☆在檢查激勵狀態(tài)時，按以下原則確定穩(wěn)定狀態(tài)、非穩(wěn)定狀態(tài)和任意狀態(tài)的相容性。

(1)穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)i相容；

(2)若穩(wěn)定狀態(tài)和相容，則穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)j相容；

(3)若穩(wěn)定狀態(tài)和相容，則非穩(wěn)定狀態(tài)i和j相容；

(4)穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)i均與任意狀態(tài)“d”相容,任意狀態(tài)“d”與任意狀態(tài)“d”相容。iijiiji

2.化簡的方法與一般步驟化簡原始流程表與化簡不完全給定狀態(tài)表的過程類似。

注意:

對各相容行類中的相容行進行合并時,當輸出存在給定值和任意值“d”時，合并后取給定值；當激勵狀態(tài)存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)時，合并時取穩(wěn)定狀態(tài)；當激勵狀態(tài)存在給定狀態(tài)和任意狀態(tài)“d”時，合并時取給定狀態(tài)。

（1）作隱含表，找出相容行對；

（2）作合并圖，求出最大相容行類；（3）從相容行類中選擇一個最小閉覆蓋；

（4）狀態(tài)行合并，作出最簡流程表。

例化簡如下原始流程表。解根據(jù)化簡原始流程表的方法和步驟，化簡過程如下：（1）作隱含表，找相容行原始流程表對應的隱含表如右下圖所示。根據(jù)相容行的判斷規(guī)則，可找出相容行對：(1，2)，(1，3)，(2，3)，(2，6)，(3，5)，(4，5)，(4，6)，(5，6)。

(2)作合并圖，求最大相容行類根據(jù)所得出的相容行對，可作出合并圖如下圖所示。由合并圖可知，最大相容行類為：

(1，2，3)，(4，5，6)，

(3，5)，(2，6)。

(3)選擇一個最小閉覆蓋選擇最大相容行類構成的集合{(1，2，3)，(4,5,6)}，便可滿足覆蓋、閉合和最小3個條件。所以，該集合即為原始流程表的最小閉覆蓋。令：(1，2，3)

A，(4，5，6)

B，可得到最簡流程表如下表所示。(4)作出最簡流程表三、狀態(tài)編碼

狀態(tài)編碼的任務：

(1)根據(jù)化簡后的狀態(tài)數(shù)目確定二進制代碼的位數(shù)；

(2)選擇一種合適的狀態(tài)分配方案，將每個狀態(tài)用一個二進制代碼表示。

注意：確定分配方案時應考慮的主要問題是如何避免反饋回路之間的臨界競爭，保證電路可靠地實現(xiàn)預定功能。

常用的幾種方法:

1.相鄰狀態(tài)，相鄰分配相鄰狀態(tài)：是指穩(wěn)態(tài)下輸入取值作相鄰變化時，需要直接發(fā)生轉換的狀態(tài)。

相鄰分配：是指分配給相鄰狀態(tài)的代碼為相鄰代碼。通常借助狀態(tài)相鄰圖確定流程表中各狀態(tài)的相鄰關系。

狀態(tài)相鄰圖:將流程表中的每一個狀態(tài)加圈表示，并從每一個穩(wěn)態(tài)出發(fā)，找出輸入取值作相鄰變化時的下一個穩(wěn)態(tài),用有向線段將其連接起來，表示這兩個狀態(tài)為相鄰狀態(tài)。

例對如下流程表進行狀態(tài)編碼，求出二進制流程表。

解根據(jù)“相鄰狀態(tài)，相鄰分配”的法則，首先根據(jù)流程表作出狀態(tài)相鄰圖。根據(jù)流程表作出狀態(tài)相鄰圖如右下圖所示。狀態(tài)相鄰圖ACDB流程表中共有4個狀態(tài)，需兩位代碼,設二次狀態(tài)用y2、y1表示。根據(jù)相鄰圖，可選擇如右卡諾圖所示的狀態(tài)分配方案。

即用00表示A，01表示B，10表示C，11表示D。將給定流程表中的狀態(tài)用相應二進制編碼表示，即可得到相應二進制流程表。

該二進制流程表，消除了競爭現(xiàn)象。A→00B→01C→10D→11對于某些流程表，盡管相鄰圖上狀態(tài)的最大相鄰狀態(tài)數(shù)L不大于狀態(tài)分配的最小代碼位數(shù)m，但狀態(tài)之間的相鄰關系形成由奇數(shù)個狀態(tài)構成的閉環(huán)，因而無法直接實現(xiàn)狀態(tài)的相鄰分配。解決這類問題的一種常用的方法是通過增加過渡狀態(tài)，實現(xiàn)相鄰分配，得到一個無競爭的二進制流程表。2.增加過渡狀態(tài)，實現(xiàn)相鄰分配例

對如下流程表進行狀態(tài)編碼，得到二進制流程表。