常見數(shù)字電路設計

第一部分數(shù)字系統(tǒng)設計概論第二部分CPLD/FPGA第三部分VerilogHDL第四部分上機實驗

第三部分

VerilogHDL

一、初識VerilogHDL二、VerilogHDL語法基礎三、VerilogHDL行為語句四、數(shù)字電路Verilog設計主要內容四、數(shù)字電路Verilog設計組合邏輯電路設計時序邏輯電路設計多層次結構電路設計目標：寫簡單電路讀較為復雜電路掌握多層次結構電路設計基本方法例1：一、組合邏輯電路設計三種設計風格：結構描述（調用門元件）數(shù)據流描述（assign）行為描述（always過程語句）例1：一、組合邏輯電路設計notandor元件名稱實例化名稱（輸出端口，輸入端口）

modulemux4_1a(out,in1,in2,in3,in4，ct1，ct2)；

inputin1,in2,in3,in4，ct1，ct2;

outputout;

endmodule

not(nct1,ct1)，(nct2,ct2);and(w,in1,nct1，nct2)，(x,in2,nct1，ct2)，

(y,in3,ct1，nct2)，(z,in4,ct1，ct2);or(out,w，x，y，z);結構描述：寫例1：一、組合邏輯電路設計out=(in1&~ct1&~ct2)∣(in2&~ct1&ct2)∣(in3&ct1&~ct2)∣(in4&ct1&ct2)

數(shù)據流描述

modulemux4_1(out,in1,in2,in3,in4，ct1，ct2)；

inputin1,in2,in3,in4，ct1，ct2;

outputout;

assignout=(in1&~ct1&~ct2)∣(in2&~ct1&ct2)∣(in3&ct1&~ct2)∣(in4&ct1&ct2)；

endmodule寫

行為描述

modulemux4_1b(out,in1,in2,in3,in4，ct1，ct2)；

inputin1,in2,in3,in4，ct1，ct2;

outputout;regout;

always@()

out=(in1&~ct1&~ct2)∣(in2&~ct1&ct2)∣(in3&ct1&~ct2)∣(in4&ct1&ct2)；

endmodulein1orin2orin3orin4orct1orct2寫例2：三態(tài)門（2）數(shù)據流描述 （3）行為描述（1）結構描述assignout=en?in:’bz;regout;beginalways@(enorin)out=en?in:’bz;endbufif1b1(out,in,en);寫例3：設計一個3線-8線譯碼器，輸出低電平有效2case(in)3’b000:out=8’b11111110;3’b001:out=8’b11111101;3’b010:out=8’b11111011;3’b011:out=8’b11110111;3’b100:out=8’b11101111;3’b101:out=8’b11011111;3’b110:out=8’b10111111;3’b111:out=8’b01111111;default：

out

=8

’bx;

endcasealways@(in)begin

endreg[7:0]out;moduledecoder_38(out,in);output[7:0]out;input[2:0]in;endmodule寫總線名稱例4：設計一個3線-8線優(yōu)先編碼器，輸入高電平有效，輸出為原碼always@(aorborcordoreorforgorh)begin

if(h)outcode=3’b111;elseif(g)outcode=3’b110;elseif(f)outcode=3’b101;elseif(e)outcode=3’b100;elseif(d)outcode=3’b011;elseif(c)outcode=3’b010;elseif(b)outcode=3’b001;elseif(a)outcode=3’b000;elseoutcode=3’bzzz;end

reg[2:0]outcode;寫練習1：采用VerilogHDLcase語句對半加器進行行為描述modulehalfadder(A,B,S,C);inputA,B;outputS,C;regS,C;always@(AorB)begin

case({A,B})2’b00:{C,S}=2’b00;2’b01:{C,S}=2’b01;2’b10:{C,S}=2’b01;2’b11:{C,S}=2’b10;endcaseendendmodule練習2：（作業(yè)）設計一個BCD碼——七段數(shù)碼顯示譯碼器例5：說明如下電路的功能modulevoter7(pass,vote);outputpass;input[6:0]vote;integeri;regpass;reg[2:0]sum;

always@(vote)begin

sum=0;

for(i=0;i<=6;i=i+1)if(vote[i])sum=sum+1;

if(sum[2])pass=1;elsepass=0;endendmodule七人投票表決器讀組合邏輯電路設計小結1.在VerilogHDL中，描述簡單的組合邏輯通常使用assign結構2.一般用always塊實現(xiàn)較復雜的組合邏輯電路例1：設計一個同步低電平清零、上升沿觸發(fā)的D觸發(fā)器二、時序電路Verilog設計DFFCLKdqqnresetmoduleDFF(q,qn,d,clk,reset);outputq,qn;inputd,clk,reset;regq,qn;always@(posedgeclk)beginif(!reset)beginq<=0;qn<=1;endelsebeginq<=d;qn<=~d;endendendmodule寫例2：設計一個下降沿觸發(fā)的JK觸發(fā)器regQ;always@(negedgeCLK)begincase({J,K})2’b00:Q<=Q;2’b01:Q<=1’b0;2’b10:Q<=1’b1;2’b11:Q<=~Q;endcaseend寫練習1：設計一個上升沿觸發(fā)的8位數(shù)據寄存器modulereg8(out_data,in_data,clk,clr);output[7:0]out_data;input[7:0]in_data;inputclk,clr;reg[7:0]out_data;always@(posedgeclk)beginout_data=in_data;endendmodule

練習2（作業(yè)）把上例變成帶異步低電平有效清零端的數(shù)據寄存器例3：分析如下電路的功能moduleshifter(clk，clr，dout，load，d);input[7:0]d;output[7:0]dout;reg[7:0]dout;regdin;always@(posedgeclk)beginif(clr)dout=8‘b0;

elseif(load)dout=d;elsebegindin=dout[7];

dout=dout<<1;dout[0]=din;endendendmodule讀同步清零端同步置數(shù)端循環(huán)左移寄存器moduleupdown_count(d，clk，clear，load，up_down，qd);input[3:0]d;inputclk，clear，load，up_down;output[3:0]qd;reg[3:0]qd;always@(posedgeclk)beginif(!clear)qd<=4’h00;elseif(load)qd<=d;elseif(up_dwon)qd<=qd+1;elseqd<=qd-1;endendmodule練習1：分析如下電路的功能（作業(yè)）時序電路設計小結1.通常使用always@(posedgeclk)或@(negedgeclk)塊來描述時序邏輯;2.在always語句里面可以包括：賦值語句，條件語句，循環(huán)語句；各種語句之間可以配合使用.三、多層次結構電路設計問題的提出：利用半加器構造全加器例1：問題提出：

輸入輸出ABCCoutSout0000010100111001011101110010100110010111全加器moduleHA(A,B,S,C); inputA,B; outputS,C; assigns=A^B,C=A&B;endmoduleC=A?BS=A⊕B半加器：由半加器構成全加器：h1h2ABCSoutCout※模塊的調用（重點）調用格式：模塊名稱實例名（信號端口）※信號端口可以通過位置或名稱關聯(lián)；但是關聯(lián)方式不能夠混合使用。位置關聯(lián):（端口1,端口2,端口3,….）；名稱關聯(lián):

（.被調用模塊端口名稱1(端口名稱1),.模塊端口名稱2(端口名稱2),.....）；1位全加器的編程:moduleFA(A,B,C,Sout,Cout); inputA,B,C; outputSout,Cout;HAh1(A,B,S1,C1); //通過位置相關連

HAh2(.A(S1),.B(C),.S(Sout),.C(C2));//通過名稱相關連

orO(Cout,C1,C2);endmodule

h1h2ABCSoutCout練習1：分別說出下面兩個模塊的作用。

moduletrist(out1,in1,enable1);outputout1;inputin1,enable1;

mytritrist1(out1,in1,enable1);endmodulemodule

mytri(out,in,enable);outputout;inputin,enable;assignout=enable?In:'bz;