《EDA電子設(shè)計(jì)》VHDL實(shí)驗(yàn)內(nèi)容

1實(shí)驗(yàn)1.1組合邏輯要求：1)題目：用VHDL實(shí)現(xiàn)2)給出真?zhèn)俦砘虮磉_(dá)式

3)給出VHDL程序

4)給出仿真波形的建立與仿真結(jié)果

21.題目2.給出真?zhèn)俦砘虮磉_(dá)式,工作原理等

3.給出VHDL程序4.給出仿真波形的建立與仿真結(jié)果5.心得體會(huì)libraryIEEE;z=(/a·b)OR(a·c)useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityzhlj_sis port(a,b,c:instd_logic;z:outstd_logic);ENDentityzhlj_s;architectureexpressionofzhlj_sisbegin z<=(notaandb)or(aandc);endarchitectureexpression;實(shí)驗(yàn)1.2一位全加器2個(gè)輸出：總和S，進(jìn)位輸出Co3個(gè)輸入：A、B，進(jìn)位輸入CiS=A⊙B⊙CCo=A·B+A·Ci+B·CilibraryIEEE; useIEEE.std_logic_1164.all; entityFullAdderis port(a,b,Cin:instd_logic;Sum,Cout:outstd_logic); endentityFullAdder; architectureconcurrentofFullAdderisbegin Sum<=axorbxorCin; Cout<=(aandb)or(aandCin)or(bandCin);endarchitectureconcurrent;6實(shí)驗(yàn)2.1解碼器1)題目：用n到2n解碼器設(shè)計(jì)3到8解碼器

2)給出真?zhèn)俦砘虮磉_(dá)式3)給出VHDL程序4)給出仿真波形的建立與仿真結(jié)果78實(shí)驗(yàn)3.1奇偶校驗(yàn)器1)題目：8輸入奇偶校驗(yàn)器2)給出真?zhèn)俦砘虮磉_(dá)式輸入向量有偶數(shù)個(gè)“１”，輸出置０3)給出VHDL程序4)給出仿真波形的建立與仿真結(jié)果9Attributes1011實(shí)驗(yàn)4.1交通信號(hào)燈1)題目：題目：交通信號(hào)有兩個(gè)燈——紅燈與綠燈，通常主干路是綠燈（Ａ＝１），而小馬路則是紅燈（notA=0）。如果發(fā)現(xiàn)車在小路上行駛(CAR=1)，那么主干路的信號(hào)變?yōu)榧t燈（Ａ＝０）,而小馬路則是綠燈（notA=１）。當(dāng)燈變化時(shí)，計(jì)時(shí)器開始工作(START_TIMER=1)。一旦計(jì)時(shí)完成，就對(duì)“TIMED”信號(hào)置位（TIMED=1）,它使燈變回默認(rèn)狀態(tài)。設(shè)計(jì)并實(shí)驗(yàn)“一進(jìn)程”、“二進(jìn)程”、“三進(jìn)程”交通信號(hào)控制器的VHDL程序。（改進(jìn)：加入主干路最短通車時(shí)間的保障。）2)給出真?zhèn)俦砘虮磉_(dá)式3)給出VHDL程序4)給出仿真波形的建立與仿真結(jié)果Simulationmode:Functional12asm1a13實(shí)驗(yàn)5.2D鎖存器

1)題目：設(shè)計(jì)四Ｄ鎖存器

2)給出真?zhèn)俦砘虮磉_(dá)式

3)給出VHDL程序4)給出仿真波形的建立與仿真結(jié)果14實(shí)驗(yàn)6.1JK觸發(fā)器

1)題目：設(shè)計(jì)JK觸發(fā)器2)給出真?zhèn)俦砘虮磉_(dá)式

3)給出VHDL程序4)給出仿真波形的建立與仿真結(jié)果1516實(shí)驗(yàn)7.1二進(jìn)制計(jì)數(shù)器

1)題目：設(shè)計(jì)8位二進(jìn)制計(jì)數(shù)器

2)給出VHDL程序3)給出仿真波形的建立與仿真結(jié)果1718實(shí)驗(yàn)8.2順序乘法器1)題目