VHDL and PLD 第01章 硬件描述語言與可編程邏輯器件簡介(2013年9月)

硬件描述語言與可編程邏輯器件課程說明：該課程主要是以理論和實踐相結合的方式。課時數(shù)：24+16考試方式：期末考試+實驗+平時成績。閉卷60%，實驗30%，平時成績10%本課教材及參考書教材：李云松等.《XilinxFPGA設計基礎(VHDL版)》.西安電子科技大學出版社.2008.2.參考書：1）王開軍等《面向CPLD/FPGA的VHDL設計》.機械工業(yè)出版社.2006.102)佩德羅尼《VHDL數(shù)字電路設計教程》.電子工業(yè)出版社第1版2005.93）李輝.《基于FPGA的數(shù)字系統(tǒng)設計》西安電子科技大學出版社2008.114)潘松等《EDA技術使用教程》(第三版)科學出版社2006.95)任愛峰等《基于FPGA的嵌入式系統(tǒng)設計》西安電子科技大學出版社2005.2網站資源廠商http:///http:////http://資源http:///http:////index.htmlhttp:///labs/tutorial/index.htmlBBShttp:///http:///bbs/index.php第一章緒論關于EDA關于HDL可編程邏輯器件的發(fā)展進程可編程邏輯器件的分類可編程邏輯器件的結構第一章緒論

隨著VLSI的發(fā)展電子產品市場運作節(jié)奏的進一步加快涉及諸多領域（如計算機應用、通信、智能儀表、醫(yī)用設備、軍事、民用電器等領域的現(xiàn)代電子設計技術已邁入一個全新的階段，其特點如下：1.電子器件及其技術的發(fā)展將更多地趨向于支持EDA（ElectronicDesignAutomation）2.借助于硬件描述語言，硬件設計與軟件設計技術得到了有機的融合。3.電子設計的技術開發(fā)過程和目標器件的形式與結構向規(guī)范化、標準化發(fā)展。4.應用系統(tǒng)的設計已從單純的ASIC(ApplicationSpecificIntegratedCircuit)設計走向了系統(tǒng)設計和單片系統(tǒng)SOC(SystemOnaChip)設計。關于EDA在電子設計技術領域，可編程邏輯器件的廣泛應用，為數(shù)字系統(tǒng)的設計帶來極大的靈活性。由于該器件可以通過軟件編程而對其硬件的結構和工作方式進行重構，使得硬件的設計可以如同軟件設計那樣方便快捷.。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程、乃至設計觀念。在傳統(tǒng)的數(shù)字系統(tǒng)設計中，用戶能夠通過編程方式改變器件邏輯功能只有兩種途徑，即微處理器的軟件編程(如單片機)和特定器件的控制字配置(如8255)。在傳統(tǒng)的設計概念中，器件引腳功能的硬件方式的任意確定是不可能的。而對于系統(tǒng)構成的設計過程只能對器件功能和電路板圖分別進行設計和確定。通過設計電路板來規(guī)劃系統(tǒng)功能。在此期間，大量的時間和精力花在元件選配和系統(tǒng)結構的可行性定位上。但若采用可編程邏輯器件，便可利用計算機軟件的方式對目標器件進行設計而以硬件的形式實現(xiàn)即定的系統(tǒng)功能。關于EDA在設計過程中，設計者可根據需要，隨時改變器件的內部邏輯功能和管腳的信號方式。借助于大規(guī)模集成的可編程邏輯器件和高效的設計軟件。用戶不僅可通過直接對芯片結構的設計實現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度：同時，這種基于可編程邏輯器件芯片的設計大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。關于EDA隨著可編程邏輯器件自身功能的不斷完善和計算機輔助設計技術的提高，在現(xiàn)代電子系統(tǒng)設計領域中的EDA便應運而生了。傳統(tǒng)的數(shù)字電路設計模式、卡諾圖的邏輯化簡手段、冗雜難懂的布爾方程表達方式、小規(guī)模的TTL芯片的堆砌技術在迅速崛起的EDA面前已成為一道歷史的風景。關于EDAEDA是電子設計自動化(ElectronicDesignAutomation)的縮寫，是90年代初，從CAD(計算機輔助設計)、CAM(計算機輔助制造)、CAT(計算機輔助測試)和CAE(計算機輔助工程)的概念發(fā)展而來的。EDA技術就是以計算機為工具，在EDA軟件平臺上對以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設計文件自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真、直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。設計者的工作僅限于利用軟件的方式，即利用硬件描述語言來完成對系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的設計結果。盡管目標系統(tǒng)是硬件，但整個設計和修改過程如同完成軟件設計一樣方便和高效。關于EDAEDA技術中最為矚目的功能即最具現(xiàn)代電子設計技術特征的功能就是日益強大的邏輯設計仿真測試技術。現(xiàn)代的EDA工具軟件已突破了早期僅能進行PCB版圖設計，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實現(xiàn)可靠的硬件系統(tǒng)為目標，配備了系統(tǒng)設計自動化的全部工具。如配置了各種常用的硬件描述語言平臺VHDL、VerilogHDL、ABEL-HDL等；配置了多種能兼用和混合使用的邏輯描述輸入工具如硬件描述語言文本輸入法(其中包括布爾方程描述方式、原理圖描述方式、狀態(tài)圖描述方式等)以及原理圖輸入法、波形輸入法等。同時還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具。關于HDL幾種常用的HDL語言：（1）VHDL硬件描述語言。它適用于電路行為級、RTL級的描述，功能強，規(guī)范性好；（2）VerilogHDL硬件描述語言。它適用于電路RTL級、門級的描述，功能強、靈活性高；（3）ABEL硬件描述語言。它也適用于電路RTL級、門級的描述，屬于較低級的硬件描述語言；（4）AHDL硬件描述語言。Altera公司開發(fā)的硬件描述語言，語法簡單，但不通用。其中：VHDL和VerilogHDL已成為IEEE標準。IEEE標準硬件描述語言的誕生與發(fā)展1.硬件描述語言的起源：人們?yōu)榱税褟碗s的電子電路用文字文件方式描述并保存下來，方便他人了解電路內容，就誕生了最初的硬件描述語言。經過多種硬件描述語言誕生與淘汰的演變，當前國內外普遍使用的主流硬件描述語言只有兩種：VHDL和VerilogHDL。還有ABEL和AHDL等。硬件描述語言的誕生與發(fā)展2.VHDL：

以ADA語言為基礎，由美國國防高級研究計劃局(DARPA)開發(fā)。1985年完成第一版，1987年成為IEEE標準(IEEE1076)，1993年增修為IEEE1164標準并使用至今。1996年又加入電路合成標準程序和規(guī)格，成為IEEE1076.3標準。美國國防部規(guī)定其為官方ASIC設計語言。

1995年，中國國家技術監(jiān)督局出版的《CAD通用技術規(guī)范》中，推薦VHDL為我國硬件描述語言的國家標準。硬件描述語言的誕生與發(fā)展3.VerilogHDL：

以C語言為基礎，由GDA(GatewayDesignAutomation)公司的PhilMoorby創(chuàng)建于1983年。1989年CADENCE公司收購了GDA公司，擁有了VerilogHDL的獨家專利。于1990年正式發(fā)表了VerilogHDL，并成立OVI(Open

VerilogInternational)組織推進其發(fā)展。1995年CADENCE公司放棄了VerilogHDL專利，使之成為IEEE標準(IEEE1364)。硬件描述語言的誕生與發(fā)展4.關于VHDL與VerilogHDL的比較：不存在優(yōu)劣之分。相同電路用這兩種硬件描述語言分別編碼，長度也大體相同?，F(xiàn)在常用的各種仿真/綜合工具均為二者通用。在日本，VHDL用戶略多于VerilogHDL，例如：NEC，日立，福田電子，丸文等公司通常習慣使用VHDL；而松下，CASIO等公司習慣使用VerilogHDL。和習慣有關，一個公司通常習慣于使用其中一種。VHDL與其他HDL比較VHDL—

“tellmehowyourcircuitshouldbehave andIwillgiveyouhardwarethatdoesthejob”

—“告訴我你想要電路做什么，我給你提供能實現(xiàn)這個功能的硬件電路”VerilogHDL

—和VHDL類似ABEL、AHDL

—

“tellmewhathardwareyouwantandI willgiveittoyou”—“告訴我你想要什么樣的電路，我給你提供這樣的電路”硬件描述語言的近期發(fā)展目前及今后若干年內，VHDL和VerilogHDL仍將是硬件描述語言主角。因為它們已經經過無數(shù)應用實例的驗證，能夠滿足各類復雜的邏輯功能要求，各種配套工具軟件也非常成熟完善。至于SpecC,SystemC等新型硬件描述語言，將來成為主流還是被淘汰出局，則與語言本身以及各種配套工具軟件是否功能更加強大，使用更加簡便，更易于學習掌握，以及與人們已經習慣的語言及工具是否有相似性和延續(xù)性等因素有關。硬件描述語言(VHDL)的突出優(yōu)點1.覆蓋面廣，描述能力強，是一個多層次的硬件描述語言。2.VHDL有良好的可讀性，它可以被計算機接受，也容易被讀者理解。3.VHDL本身的生命期長，因為VHDL的硬件描述與工藝技術無關，不會因工藝變化而使描述過時。4.支持大規(guī)模設計的分解和已有設計的再利用，一個大規(guī)模設計不可能一個人獨立完成，它將由多人、多項目組來共同完成。VHDL為設計的分解和再利用提供了有力的支持。5.VHDL已成為IEEE承認的一個工業(yè)標準，事實上已成為通用硬件描述語言。應用VHDL的EDA過程

應用VHDL的EDA過程EDA的工程設計流程1.源程序的編輯和編譯利用EDA技術進行一項工程設計，首先需利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達出來，進行排錯編譯，變成VHDL文件格式，為進一步的邏輯綜合作準備。常用的源程序輸入方式有三種。應用VHDL的EDA過程(1)原理圖輸入方式：利用EDA工具提供的圖形編輯器以原理圖的方式進行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖(請注意，這種原理圖與利用Protel畫的原理圖有本質的區(qū)別)與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據需要設計元件。然而原理圖輸入法的優(yōu)點同時也是它的缺點：①隨著設計規(guī)模增大，設計的易讀性迅速下降，對于圖中密密麻麻的電路連線，極難搞清電路的實際功能；②一旦完成，電路結構的改變將十分困難，因而幾乎沒有可再利用的設計模塊；③移植困難、入檔困難、交流困難、設計交付困難，因為不可能存在一個標準化的原理圖編輯器。應用VHDL的EDA過程(2)狀態(tài)圖輸入方式：以圖形的方式表示狀態(tài)圖進行輸入。當填好時鐘信號名、狀態(tài)轉換條件、狀態(tài)機類型等要素后，就可以自動生成VHDL程序。這種設計方式簡化了狀態(tài)機的設計，比較流行。(3)VHDL軟件程序的文本方式：最一般化、最具普遍性的輸入方法，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。應用VHDL的EDA過程2.邏輯綜合和優(yōu)化欲把VHDL的軟件設計與硬件的可實現(xiàn)性掛鉤，需要利用EDA軟件系統(tǒng)的綜合器進行邏輯綜合。綜合器的功能就是將設計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結構組件進行編譯、優(yōu)化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結構參數(shù)，它的功能就是將軟件描述與給定硬件結構用某種網表文件的方式聯(lián)系起來。顯然，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉換成低級的，可與FPGA/CPLD或構成ASIC的門陣列基本結構相映射的網表文件。應用VHDL的EDA過程由于VHDL仿真器的行為仿真功能是面向高層次的系統(tǒng)仿真，只能對VHDL的系統(tǒng)描述作可行性的評估測試，不針對任何硬件系統(tǒng)，因此基于這一仿真層次的許多VHDL語句不能被綜合器所接受。這就是說，這類語句的描述無法在硬件系統(tǒng)中實現(xiàn)(至少是現(xiàn)階段)，這時，綜合器不支持的語句在綜合過程中將忽略掉。綜合器對源VHDL文件的綜合是針對某一PLD供應商的產品系列的，因此，綜合后的結果是可以為硬件系統(tǒng)所接受，具有硬件可實現(xiàn)性。應用VHDL的EDA過程3.目標器件的布線/適配邏輯綜合通過后必須利用適配器將綜合后的網表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作，適配完成后可以利用適配所產生的仿真文件作精確的時序仿真。適配器的功能是將由綜合器產生的網表文件配置于指定的目標器件中，產生最終的下載文件，如JEDEC格式的文件。適配所選定的目標器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標器件系列。對于一般的可編程模擬器件所對應的EDA軟件來說，一般僅需包含一個適配器就可以了，如Lattice的PAC-DESIGNER。通常，EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應商自己提供，因為適配器的適配對象直接與器件結構相對應。應用VHDL的EDA過程4.目標器件的編程/下載如果編譯、綜合、布線/適配和行為仿真、功能仿真、時序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設計的要求，則可以將由FPGA/CPLD布線/適配器產生的配置/下載文件通過編程器或下載電纜載入目標芯片F(xiàn)PGA或CPLD中。應用VHDL的EDA過程5.設計過程中的有關仿真

在綜合以前可以先對VHDL所描述的內容進行行為仿真，即將VHDL設計源程序直接送到VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。因為此時的仿真只是根據VHDL的語義進行的，與具體電路沒有關系。在這時的仿真中，可以充分發(fā)揮VHDL中的適用于仿真控制的語句及有關的預定義函數(shù)和庫文件。

應用VHDL的EDA過程在綜合之后，VHDL綜合器一般都可以生成一個VHDL網表文件。網表文件中描述的電路與生成的EDIF/XNF等網表文件一致。VHDL網表文件采用VHDL語法，只是其中的電路描述采用了結構描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。這樣的VHDL網表文件再送到VHDL仿真器中進行所謂功能仿真，仿真結果與門級仿真器所做的功能仿真的結果基本一致。應用VHDL的EDA過程

需要注意的是，圖1.1中有兩個仿真器，一是VHDL仿真器，另一個是門級仿真器，它們都能進行功能仿真和時序仿真。所不同的是仿真用的文件格式不同，即網表文件不同。這里所謂的網表(Netlist)，是特指電路網絡，網表文件描述了一個電路網絡。目前流行多種網表文件格式，其中最通用的是EDIF格式的網表文件，XilinxXNF網表文件格式也很流行，不過一般只在使用Xilinx的FPGA/CPLD時才會用到XNF格式。VHDL文件格式也可以用來描述電路網絡，即采用VHDL語法描述各級電路互連，稱之為VHDL網表。應用VHDL的EDA過程

功能仿真是僅對VHDL描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求，仿真過程不涉及具體器件的硬件特性，如延時特性。時序仿真是接近真實器件運行的仿真，仿真過程中已將器件特性考慮進去了，因而，仿真精度要高得多。但時序仿真的仿真文件必須來自針對具體器件的布線/適配器所產生的仿真文件。綜合后所得的EDIF/XNF門級網表文件通常作為FPGA布線器或CPLD適配器的輸入文件。通過布線/適配的處理后，布線/適配器將生成一個VHDL網表文件，這個網表文件中包含了較為精確的延時信息，網表文件中描述的電路結構與布線/適配后的結果是一致的。此時，將這個VHDL網表文件送到VHDL仿真器中進行仿真，就可以得到精確的時序仿真結果了。應用VHDL的EDA過程6.硬件仿真/硬件測試這里所謂的硬件仿真是針對ASIC設計而言的。在ASIC設計中，比較常用的方法是利用FPGA對系統(tǒng)的設計進行功能檢測，通過后再將其VHDL設計以ASIC形式實現(xiàn)；而硬件測試則是針對FPGA或CPLD直接用于應用系統(tǒng)的檢測而言的。應用VHDL的EDA過程硬件仿真和硬件測試的目的，是為了在更真實的環(huán)境中檢驗VHDL設計的運行情況，特別是對于VHDL程序設計上不是十分規(guī)范、語義上含有一定歧義的程序。一般的仿真器包括VHDL行為仿真器和VHDL功能仿真器，它們對于同一VHDL設計的“理解”，即仿真模型的產生，與VHDL綜合器的“理解”，即綜合模型的產生，常常是不一致的。此外，由于目標器件功能的可行性約束，綜合器對于設計的“理解”常在一有限范圍內選擇，而VHDL仿真器的“理解”是純軟件行為，其“理解”的選擇范圍要寬得多，結果這種“理解”的偏差勢必導致仿真結果與綜合后實現(xiàn)的硬件電路在功能上的不一致。當然，還有許多其他的因素也會產生這種不一致，由此可見，VHDL設計的硬件仿真和硬件測試是十分必要的?？删幊踢壿嬈骷陌l(fā)展歷史及前景PLD的發(fā)展進程最早的可編程邏輯器件出現(xiàn)在20世紀70年代初，主要是可編程只讀存儲器(PROM)和可編程邏輯陣列(PLA)。20世紀70年代末出現(xiàn)了可編程陣列邏輯(PAL—ProgrammableArrayLogic)器件。20世紀80年代初期，美國Lattice公司推出了一種新型的PLD器件，稱為通用陣列邏輯(GAL-GenericArrayLogic)，一般認為它是第二代PLD器件。隨著技術的進步，生產工藝的不斷改進，器件規(guī)模不斷擴大，邏輯功能不斷增強，各種可編程邏輯器件如雨后春筍般地涌現(xiàn)，如PROM、EPROM、E2PROM等?？删幊踢壿嬈骷陌l(fā)展歷史及前景在EPROM基礎上出現(xiàn)的高密度可編程邏輯器件稱為EPLD或CPLD?，F(xiàn)在一般把超過某一集成度的PLD器件都稱為CPLD。在20世紀80年代中期，美國Xilinx公司首先推出了現(xiàn)場可編程門陣列(FPGA)器件。FPGA器件采用邏輯單元陣列結構和靜態(tài)隨機存取存儲器工藝，設計靈活，集成度高，可無限次反復編程，并可現(xiàn)場模擬調試驗證。在20世紀90年代初，Lattice公司又推出了在系統(tǒng)可編程大規(guī)模集成電路(ispLSI)?？删幊踢壿嬈骷陌l(fā)展歷史及前景表2.1Altera系列產品主要性能可編程邏輯器件的發(fā)展歷史及前景

美國Xilinx公司在1985年推出了世界上第一塊現(xiàn)場可編程門陣列(FPGA)器件，最初3個完整的系列產品分別命名為XC2000、XC3000和XC4000，共有19個品種，后又增加了低電壓(3.3V)的“L”系列、多I/O引腳的“H”系列及更高速的“A”系列，并推出了與XC3000兼容的XC3100/A系列，在XC4000的基礎上又增加了“E”和“EX”系列。在1995年，Xilinx又增加了XC5000、XC6200和XC8100FPGA系列，并取得了突破性進展。而后又推出了Spartan和Virture系列。Xilinx還有3個EPLD系列產品：XC7200、XC7300和XC9500，如表2.2所示?？删幊踢壿嬈骷陌l(fā)展歷史及前景表2.2Xilinx系列產品主要性能可編程邏輯器件的發(fā)展歷史及前景Lattice公司成立于1983年，是E2CMOS技術的開拓者，發(fā)明了GAL器件，是低密度PLD的最大供應商。該公司于20世紀90年代開始進入HDPLD領域，并推出了pLSI/ispLSI器件，實現(xiàn)了在系統(tǒng)可編程技術(ISP)。ISP使用戶能夠在無須從系統(tǒng)板上拔下芯片或從系統(tǒng)中取出電路板的情況下，改變芯片的邏輯內容乃至改變整個電子系統(tǒng)的功能。這種技術能大大縮短設計周期，簡化生產流程，降低設計成本。Lattice公司目前的pLSI/ispLSI器件主要有6個系列：pLSI/ispLSI1000、2000、3000、5000、6000和8000系列，如表2.3所示?？删幊踢壿嬈骷陌l(fā)展歷史及前景表2.3Lattice系列產品主要性能可編程邏輯器件的分類1.按集成密度分類可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件(LDPLD)和高密度可編程邏輯器件(HDPLD)兩類。LDPLD主要指早期發(fā)展起來的PLD,它包括PROM、PLA、PAL和GAL四種,其集成密度一般小于700門/片。這里的門是指PLD等效門?？删幊踢壿嬈骷姆诸怘DPLD包括EPLD、CPLD和FPGA三種,其集成密度大于700門/片。隨著集成工藝的發(fā)展,HDPLD的集成密度不斷增加,性能不斷提高。如Altera公司的EPM9560,其密度為12000門/片,Lattice公司的pLSI/ispLSI3320為14000門/片,AMD公司的M5-512為20000門/片,Xilinx公司的XC4020為20000門/片,等等。目前集成度最高的HDPLD可達25萬門/片。可編程邏輯器件的分類2.按編程方式分類可編程邏輯器件的編程方式分為兩類:一類是一次性編程(OneTimeProgrammable,簡稱OTP)器件;另一類是可多次編程器件。OTP器件只允許對器件編程一次,編程后不能修改,其優(yōu)點是集成度高、工作頻率和可靠性高、抗干擾性強?？啥啻尉幊唐骷膬?yōu)點是可多次修改設計,特別適合于系統(tǒng)樣機的研制?？删幊踢壿嬈骷姆诸惪删幊踢壿嬈骷木幊绦畔⒕鎯υ诳删幊淘?。根據各種可編程元件的結構及編程方式,可編程邏輯器件通常又可以分為四類:①采用一次性編程的熔絲(Fuse)或反熔絲(Antifuse)元件的可編程器件。②采用紫外線擦除、電可編程元件,即采用EPROM、UVCMOS工藝結構的可編程器件。③采用電擦除、電可編程元件。其中一種是E2PROM,即采用E2CMOS工藝結構的可編程器件;另一種是采用快閃存儲單元(FlashMemory)結構的可編程器件。可編程邏輯器件的分類④基于靜態(tài)存儲器SRAM結構的編程器件。以上四類器件中第①類屬于一次性編程器件,第②、③、④類屬于可多次編程器件?；贓PROM、E2PROM和快閃(Flash)存儲器的可編程器件的優(yōu)點是系統(tǒng)斷電后,編程信息不丟失。其中基于E2PROM和快閃存儲器的編程器件可以編程100次以上,因而得到廣泛應用。在系統(tǒng)編程(ISP-InSystemProgrammable)器件就是利用E2PROM或快閃存儲器來存儲編程信息的?；谥蛔x存儲器的可編程器件還設有保密位,可以防止非法復制?？删幊踢壿嬈骷姆诸惢赟RAM的可編程器件的缺點是,編程信息在系統(tǒng)斷電后會丟失,是易失性器件。多數(shù)FPGA是基于SRAM的可編程器件。它在每次上電工作時,需要從器件外部的EPROM、E2PROM或其它存儲體上將編程信息寫入器件的SRAM中。這類可編程器件的優(yōu)點是可進行任意次數(shù)的編程,并在工作中可以快速編程,實現(xiàn)板級和系統(tǒng)級的動態(tài)配置,因而也稱為在線重配置(InCircuitReconfigruable,簡稱ICR)的可編程邏輯器件或可重配置硬件。可編程邏輯器件的結構下面介紹幾種可編程元件的編程原理。1.熔絲和反熔絲元件的編程原理最早的可編程邏輯器件采用熔絲編程方式。熔絲編程元件的原理圖如圖1所示。基于熔絲編程鏈接技術的器件被稱為一次性可編程器件，即OTP,因為一旦熔絲被熔斷，將不能被代替或恢復原狀。圖1熔絲元件原理圖可編程邏輯器件的結構

采用熔絲編程工藝的PLD有PROM、PAL、EPLD及FPGA的一部分產品。這種編程方式速度較高,但功耗大。它的主要缺點是熔絲燒斷后不能恢復,因此只能一次性編程,不能重復編程和修改。一次性編程的PLD不適宜在系統(tǒng)的研制、開發(fā)和實驗階段使用。另外,熔絲元件要留出較大的保護空間,因此占用芯片的面積也比較大?？删幊踢壿嬈骷慕Y構反熔絲元件克服了熔絲元件的缺點,它通過擊穿介質達到連通線路的目的。圖1.2為反熔絲元件結構原理圖?？删幊踢壿嬈骷慕Y構圖1.2反熔絲元件結構原理圖圖1.2.b編程后反熔絲元件原理圖圖1.2a編程前反熔絲元件原理圖可編程邏輯器件的結構圖1.3以晶體管為基礎的掩模編程ROM單元1.掩模編程器件ROM是一種掩模編程器件，因為所有的數(shù)據多固化在它的結構中，這是通過光掩模的方法產生出晶體管和金屬連線?？删幊踢壿嬈骷慕Y構2.PROM

這種器件引入了以鎳為基礎的熔絲鏈接技術，它最初用來作為存儲器存放計算機程序和常數(shù)值，后來也用來實現(xiàn)一些簡單的邏輯功能。比如查找表和狀態(tài)機?？删幊踢壿嬈骷慕Y構3.EPROM技術可擦除可編程只讀存儲器技術，Intel公司1971年首先應用這樣的技術。EPROM晶體管和標準的MOS管的基本結構相同，但是多了由氧化層絕緣的多晶硅浮置柵如下圖所示?？删幊踢壿嬈骷慕Y構當它處于未編程狀態(tài)時，浮置柵不帶電，不影響控制柵的一般功能。為了對晶體管編程，給控制柵和漏極端子之間加大電壓(12V)，晶體管在高壓下，高能電子穿越氧化層進入浮置柵。當編程撤銷后，負電荷存儲在浮置柵中，浮置柵中的負電荷阻止了控制柵的正常工作，這樣就使得未編程和編程形成了兩種狀態(tài)。EPROM可以通過將浮置柵放電來擦除，放電可以用紫外線源對其照射可編程邏輯器件的結構4.EEPROM技術電可擦除可編程只讀存儲器，一個EEPROM單元大約等同于EPROM的2.5倍，因為它包含了兩個晶體管和管間距離。EEPROM和EPROM相似，也包含浮置柵，但是圍繞著浮置柵的氧化層非常薄第二個晶體管可以擦除單元電荷。可編程邏輯器件的結構5.閃存技術快閃存儲器(FlashMemory)對E2PROM進行了改進，它可以在ms內擦除全部或一段被存儲信息，而不像E2PROM那樣一次擦除一個字節(jié)?？扉W存儲器的單元結構與EPROM中的疊柵注入MOS管相似，由于片內所有疊柵MOS管的源極連在一起，所以擦除時是將全部存儲單元同時擦除?？删幊踢壿嬈骷慕Y構6.SRAM配置存儲器使用靜態(tài)存儲器SRAM存儲邏輯配置數(shù)據，稱配置存儲器。目前Xilinx公司生產的FPGA主要采用這種編程結構。SRAM基本單元如圖1.5所示。它由兩個CMOS互耦反相器和一個MOS開關管V組成。可編程邏輯器件的結構圖1.5Xilinx公司的SRAM結構配置數(shù)據寫入時，MOS開關管導通，寫入配置數(shù)據(0或1)。在工作狀態(tài)下，MOS開關管處于截止狀態(tài)，配置單元的數(shù)據從反相器的Q端讀出。無論存儲0或1，其輸出端處于低阻狀態(tài)，若使狀態(tài)發(fā)生翻轉需要很大的電流，因此這種SRAM結構具有很強的抗干擾性。這種SRAM結構與其它組成方法相比，具有高密度、高速度和高可靠性，同時這種存儲單元的特殊設計，還使它具有很高的穩(wěn)定性，即在最壞的供電條件下，也能正常工作?？删幊踢壿嬈骷慕Y構可編程邏輯器件的結構3.按結構特點分類目前常用的可編程邏輯器件都是從與或陣列和門陣列發(fā)展起來的，所以可以從結構上將其分為兩大類:①陣列型PLD。②現(xiàn)場可編程門陣列FPGA。陣列型PLD的基本結構由與陣列和或陣列組成。簡單PLD(PROM、PLA、PAL和GAL)、EPLD和CPLD都屬于陣列型PLD?？删幊踢壿嬈骷慕Y構FPGA具有門陣列的結構形式，它是由許多可編程邏輯單元(或稱邏輯功能塊)排成陣列組成的，這些邏輯單元的結構和與或陣列的結構不同，所以也將FPGA稱為單元型PLD。除了以上分類法以外，有些地方將可編程邏輯器件分為簡單PLD、復雜PLD和FPGA三大類，也有人將可編程邏輯器件分為簡單PLD和復雜PLD(CPLD)兩類，而將FPGA劃入CPLD的范圍之內。總之，可編程邏輯器件種類繁多，其分類標準不是很嚴格。但盡管如此，了解和掌握可編程邏輯器件的結構特點，對于可編程邏輯器件的設計實現(xiàn)和開發(fā)應用都十分重要，因此下面將簡要介紹陣列型PLD和FPGA的主要特點?？删幊踢壿嬈骷慕Y構陣列型可編程邏輯器件陣列型PLD包括PROM、PLA、PAL、GAL、EPLD和CPLD。由于EPLD和CPLD都是在PAL和GAL基礎上發(fā)展起來的，因此下面首先介紹簡單PLD的結構特點，然后再介紹EPLD和CPLD的結構特點?？删幊踢壿嬈骷慕Y構簡單PLD的基本結構1.PLD電路的表示方法因為PLD內部電路的連接規(guī)模很大，用傳統(tǒng)的邏輯電路表示方法很難描述PLD的內部結構，所以對PLD進行描述時采用了一種特殊的簡化方法。

PLD的輸入、輸出緩沖器都采用了互補輸出結構，其表示法如圖1.6所示?？删幊踢壿嬈骷慕Y構圖1.6PLD緩沖器表示法可編程邏輯器件的結構PLD的與門表示法如圖1.7(a)所示。圖中與門的輸入線通常畫成行(橫)線，與門的所有變量都稱為輸入項，并畫成與行線垂直的列線以表示與門的輸入。列線與行線相交的交叉處若有“·”，表示有一個耦合元件固定連接；若有“×”，則表示是編程連接；若交叉處無標記，則表示不連接(被擦除)。與門的輸出稱為乘積項P，圖1.7(a)中與門輸出P=A·B·D。或門可以用類似的方法表示，也可以用傳統(tǒng)的方法表示，如圖1.7(b)所示?？删幊踢壿嬈骷慕Y構圖1.7PLD的與門表示法和或門表示法可編程邏輯器件的結構

圖1.8PLD與門的簡略表示法可編程邏輯器件的結構圖1.8是PLD中與門的簡略表示法，圖中與門P1的全部輸入項接通，因此這種狀態(tài)稱為與門的缺省(Default)狀態(tài)。為簡便起見，對于這種全部輸入項都接通的缺省狀態(tài)，可以用帶有“×”的與門符號表示，如圖中的P2=P1=0均表示缺省狀態(tài)。P3中任何輸入項都不接通，即所有輸入都懸空，因此P3=1，也稱為懸浮“1”狀態(tài)?？删幊踢壿嬈骷慕Y構2.簡單PLD的基本結構簡單PLD的基本結構框圖如圖1.9所示。圖中,“與陣列”和“或陣列”是電路的主體，主要用來實現(xiàn)組合邏輯函數(shù)。輸入電路由緩沖器組成，它使輸入信號具有足夠的驅動能力，并產生互補輸入信號。輸出電路可以提供不同的輸出方式，如直接輸出(組合方式)或通過寄存器輸出(時序方式)。此外，輸出端口上往往帶有三態(tài)門，通過三態(tài)門控制數(shù)據直接輸出或反饋到輸入端。通常，PLD電路中只有部分電路可以編程或組態(tài)，PROM、PLA、PAL和GAL四種PLD電路主要是編程情況和輸出結構不同，因而電路結構也不相同，表1.1列出了四種PLD電路的結構特點。可編程邏輯器件的結構圖1.9簡單PLD的基本結構可編程邏輯器件的結構圖1.10PROM陣列結構可編程邏輯器件的結構圖1.11FPLA陣列結構可編程邏輯器件的結構圖1.12PAL和GAL陣列結構可編程邏輯器件的結構2.EPLD和CPLD的基本結構

EPLD和CPLD是從PAL、GAL發(fā)展起來的陣列型高密度PLD器件，它們大多采用了CMOSEPROM、E2PROM和快閃存儲器等編程技術，因而具有高密度、高速度和低功耗等特點。目前主要的半導體器件公司，如Xilinx,Altera,Lattice和AMD公司等，在各自生產的高密度PLD產品中，都有自己的特點，但總體結構大致是相同的。大多數(shù)EPLD#,CPLD器件中至少包含了三種結構：可編程邏輯宏單元；可編程I/O單元；可編程內部連線?？删幊踢壿嬈骷慕Y構1.可編程邏輯宏單元邏輯宏單元內部主要包括與或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。EPLD器件與GAL器件相似，其邏輯宏單元同I/O做在一起，稱為輸出邏輯宏單元，但其宏單元及與陣列數(shù)目比GAL大得多。CPLD器件的宏單元在內部，稱為內部邏輯宏單元。EPLD#,CPLD除了密度高之外，許多優(yōu)點都反映在邏輯宏單元上：可編程邏輯器件的結構①多觸發(fā)器結構和“隱埋”觸發(fā)器結構。

GAL器件每個輸出宏單元只有一個觸發(fā)器，而EPLD和CPLD的宏單元內通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應的緩沖電路反饋到與陣列，從而與其它觸發(fā)器一起構成較復雜的時序電路。這些不與輸出端相連的觸發(fā)器就稱為“隱埋”觸發(fā)器。這種結構對于引腳數(shù)有限的EPLD和CPLD器件來說，可以增加觸發(fā)器數(shù)目，即增加其內部資源?？删幊踢壿嬈骷慕Y構②乘積項共享結構。在PAL和GAL的與或陣列中，每個或門的輸入乘積項最多為7個或8個，當要實現(xiàn)多于8個乘積項的“與—或”邏輯函數(shù)時，必須將“與—或”函數(shù)表達式進行邏輯變換。在EPLD和CPLD的宏單元中，如果輸出表達式的與項較多，對應的或門輸入端不夠用時，可以借助可編程開關將同一單元(或其它單元)中的其它或門與之聯(lián)合起來使用，或者在每個宏單元中提供未使用的乘積項供其它宏單元使用和共享?？删幊踢壿嬈骷慕Y構③異步時鐘和時鐘選擇。一般GAL器件只能實現(xiàn)同步時序電路，在EPLD和CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數(shù)據選擇器或時鐘網絡進行選擇。此外，邏輯宏單元內觸發(fā)器的異步清零和異步置位也可以用乘積項進行控制，因而使用更加靈活?？删幊踢壿嬈骷慕Y構2.可編程I/O單元輸入/輸出單元，簡稱I/O單元(或IOC)，它是內部信號到I/O引腳的接口部分。由于陣列型HDPLD通常只有少數(shù)幾個專用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號常常需要鎖存。因此I/O常作為一個獨立單元來處理?？删幊踢壿嬈骷慕Y構3.可編程連線陣列可編程連線陣列的作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網絡。各邏輯宏單元通過可編程連線陣列接收來自專用輸入或輸入端的信號，并將宏單元的信號反饋到其需要到達的目的地。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內部的設計?？删幊踢壿嬈骷慕Y構現(xiàn)場可編程門陣列(FPGA)FPGA是20世紀80年代中期出現(xiàn)的高密度可編程邏輯器件。與前面所介紹的陣列型可編程邏輯器件不同，F(xiàn)PGA的結構類似于掩膜可編程門陣列(MPGA),它由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實現(xiàn)不同的設計。FPGA兼容了MPGA和陣列型PLD兩者的優(yōu)點，因而具有更高的集成度、更強的邏輯實現(xiàn)能力和更好的設計靈活性?？删幊踢壿嬈骷慕Y構FPGA的分類不同廠家、不同型號的FPGA其結構有各自的特色，但就其基本結構來分析，大致有以下幾種分類方法：

1.按邏輯功能塊的大小分類可編程邏輯塊是FPGA的基本邏輯構造單元。按照邏輯功能塊的大小不同，可將FPGA分為細粒度結構和粗粒度結構兩類。細粒度FPGA的邏輯功能塊一般較小，僅由很小的幾個晶體管組成，非常類似于半定制門陣列的基本單元，其優(yōu)點是功能塊的資源可以被完全利用，缺點是完成復雜的邏輯功能需要大量的連線和開關，因而速度慢；可編程邏輯器件的結構粗粒度FPGA的邏輯塊規(guī)模大，功能強，完成復雜邏輯只需較少的功能塊和內部連線，因而能獲得較好的性能，缺點是功能塊的資源有時不能充分被利用。近年來隨著工藝的不斷改進，F(xiàn)PGA的集成度不斷提高，同時硬件描述語言(HDL)的設計方法得到廣泛應用,由于大多數(shù)邏輯綜合工具是針對門陣列的結構開發(fā)的，細粒度的FPGA較粗粒度的FPGA可以得到更好的邏輯綜合結果。因此許多廠家開發(fā)出了一些具有更高集成度的細粒度FPGA，如Xilinx公司采用MicroVia技術的一次編程反熔絲結構的XC8100系列，GateField公司采用閃速EPROM控制開關元件的可再編程GF100K系列等，它們的邏輯功能塊規(guī)模相對都較小。可編程邏輯器件的結構2.按互連結構分類根據FPGA內部的連線結構不同，可將其分為分段互連型和連續(xù)互連型兩類。分段互連型FPGA中有不同長度的多種金屬線，各金屬線段之間通過開關矩陣或反熔絲編程連接。這種連線結構走線靈活，有多種可行方案，但走線延時與布局布線的具體處理過程有關，在設計完成前無法預測，設計修改將引起延時性能發(fā)生變化。連續(xù)互連型FPGA是利用相同長度的金屬線，通常是貫穿于整個芯片的長線來實現(xiàn)邏輯功能塊之間的互連，連接與距離遠近無關。在這種連線結構中，不同位置邏輯單元的連接線是確定的，因而布線延時是固定和可預測的。可編程邏輯器件的結構3.按編程特性分類根據采用的開關元件的不同，F(xiàn)PGA可分為一次編程型和可重復編程型兩類。一次編程型FPGA采用反熔絲開關元件，其工藝技術決定了這種器件具有體積小、集成度高、互連線特性阻抗低、寄生電容小及可獲得較高的速度等優(yōu)點；此外它還有加密位、反拷貝、抗輻射抗干擾、不需外接PROM或EPROM等特點。但它只能一次編程，一旦將設計數(shù)據寫入芯片后，就不能再修改設計，因此比較適合于定型產品及大批量應用?？芍貜途幊绦虵PGA采用SRAM開關元件或快閃EPROM控制的開關元件。FPGA芯片中，每個邏輯塊的功能以及它們之間的互連模式由存儲在芯片中的SRAM或快閃EPROM中的數(shù)據決定?？删幊踢壿嬈骷慕Y構SRAM型開關的FPGA是易失性的，每次重新加電，F(xiàn)PGA都要重新裝入配置數(shù)據。SRAM型FPGA的突出優(yōu)點是可反復編程，系統(tǒng)上電時，給FPGA加載不同的配置數(shù)據，即可令其完成不同的硬件功能。這種配置的改變甚至可以在系統(tǒng)的運行中進行，實現(xiàn)系統(tǒng)功能的動態(tài)重構。采用快閃EPROM控制開關的FPGA具有非易失性和可重復編程的雙重優(yōu)點，但在再編程的靈活性上較SRAM型FPGA差一些，不能實現(xiàn)動態(tài)重構。此外，其靜態(tài)功耗較反熔絲型及SRAM型的FPGA高?？删幊踢壿嬈骷慕Y構FPGA的基本結構

FPGA具有掩?？删幊涕T陣列的通用結構,它由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設計。下面以Xilinx的FPGA為例，分析其結構特點。

FPGA芯片主要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內嵌的底層功能單元和內嵌專用硬件模塊?？删幊踢壿嬈骷慕Y構圖1.19FPGA的內部基本結構

可編程邏輯器件的結構每個模塊的功能如下：1．可編程輸入輸出單元(IOB)可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅動與匹配要求，其示意結構如圖1.20所示。FPGA內的I/O按組分類，每組都能夠獨立地支持不同的I/O標準。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調整驅動電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術可以支持高達2Gbps的數(shù)據速率?？删幊踢壿嬈骷慕Y構圖1.20IOB內部結構可編程邏輯器件的結構外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內部，也可以直接輸入FPGA內部。當外部輸入信號經過IOB模塊的存儲單元輸入到FPGA內部時，其保持時間(HoldTime)的要求可以降低，通常默認為0。為了便于管理和適應多種電器標準，F(xiàn)PGA的IOB被劃分為若干個組(bank)，每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件?？删幊踢壿嬈骷慕Y構2．可配置邏輯塊(CLB)

CLB是FPGA內的基本邏輯單元。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路(多路復用器等)和觸發(fā)器組成。開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。在賽靈思公司公司的FPGA器件中，CLB由多個(一般為4個或2個)相同的Slice和附加邏輯構成，如圖1.21所示。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式RAM和分布式ROM?？删幊踢壿嬈骷慕Y構Slice是賽靈思公司公司定義的基本邏輯單位，其內部結構如圖1.22所示，一個Slice由兩個4輸入的函數(shù)、進位邏輯、算術邏輯、存儲邏輯和函數(shù)復用器組成。圖1.21CLB結構示意圖圖1.224輸入slice結構示意圖可編程邏輯器件的結構算術邏輯包括一個異或門(XORG)和一個專用與門(MULTAND)，一個異或門可以使一個Slice實現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數(shù)復用器(MUXC)組成，用于實現(xiàn)快速的算術加減法操作；4輸入函數(shù)發(fā)生器用于實現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器(Virtex-5系列芯片的Slice中的兩個輸入函數(shù)為6輸入，可以實現(xiàn)6輸入LUT或64比特移位寄存器)；進位邏輯包括兩條快速進位鏈，用于提高CLB模塊的處理速度?？删幊踢壿嬈骷慕Y構3．數(shù)字時鐘管理模塊(DCM)

大多數(shù)FPGA均提供數(shù)字時鐘管理(賽靈思公司的全部FPGA均具有這種特性)。賽靈思公司推出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能?？删幊踢壿嬈骷慕Y構4．嵌入式塊RAM(BRAM)

大多數(shù)FPGA都具有內嵌的塊RAM，這大大拓展了FPGA的應用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內容地址存儲器(CAM)以及FIFO等常用存儲結構。CAM存儲器在其內部的每個存儲單元中都有一個比較邏輯，寫入CAM中的數(shù)據會和內部的每一個數(shù)據進行比較，并返回與端口數(shù)據相同的所有數(shù)據的地址，因而在路由的地址交換器中有廣泛的應用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結構。在實際應用中，芯片內部塊RAM的數(shù)量也是選擇芯片的一個重要因素。圖1.23內嵌的塊RAM可編程邏輯器件的結構可編程邏輯器件的結構單塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量(位寬深度)不能大于18k比特；其次，位寬最大不能超過36比特。當然，可以將多片塊RAM級聯(lián)起來形成更大的RAM，此時只受限于芯片內塊RAM的數(shù)量，而不再受上面兩條原則約束?？删幊踢壿嬈骷慕Y構5．豐富的布線資源

布線資源連通FPGA內部的所有單元，而連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。FPGA芯片內部有著豐富的布線資源，根據工藝、長度、寬度和分布位置的不同而劃分為４類不同的類別。第一類是全局布線資源，用于芯片內部全局時鐘和全局復位/置位的布線；第二類是長線資源，用以完成芯片Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線?？删幊踢壿嬈骷慕Y構圖1.24FPGA內部互連布線在實際中設計者不需要直接選擇布線資源，布局布線器可自動地根據輸入邏輯網表的拓撲結構和約束條件選擇布線資源來連通各個模塊單元。從本質上講，布線資源的使用方法和設計的結果有密切、直接的關系?？删幊踢壿嬈骷慕Y構6．底層內嵌功能單元

內嵌功能模塊主要指DLL(DelayLockedLoop)、PLL(PhaseLockedLoop)、DSP等軟處理核(SoftCore)?，F(xiàn)在越來越豐富的內嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級的設計工具，使其具備了軟硬件聯(lián)合設計的能力，逐步向SOC平臺過渡。DLL和PLL具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調整和移相等功能。賽靈思公司生產的芯片上集成了DCM和DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時集成了PLL和DLL。PLL和DLL可以通過IP核生成的工具方便地進行管理和配置。DLL的結構如圖1.25所示。可編程邏輯器件的結構圖1.25典型的DLL模塊示意圖可編程邏輯器件的結構7.內嵌專用硬核

內嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核(HardCore)，等效于ASIC電路。為了提高FPGA性能，芯片生產商在芯片內部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的FPGA內部都集成了串并收發(fā)器(SERDES)，可以達到數(shù)十Gbps的收發(fā)速度?？删幊踢壿嬈骷慕Y構賽靈思公司的高端產品不僅集成了PowerPC系列CPU，還內嵌了DSPCore模塊，其相應的系統(tǒng)級設計工具是EDK和PlatformStudio，并依此提出了片上系統(tǒng)(SystemonChip)的概念。通過PowerPC?、Miroblaze、Picoblaze等平臺，能夠開發(fā)標準的DSP處理器及其相關應用，達到SOC的開發(fā)目的。此外，新推出賽靈思的FPGA系列如Virtex-5LXT還內建了PCIExpress和三態(tài)以太網MAC硬核(TEMAC)，與軟核實現(xiàn)方式相比，硬核可以把功耗降低5~10倍,節(jié)約將近90%的邏輯資源?？删幊踢壿嬈?/p>