第三章 多層次的存儲器(白中英第五版)

第三章多層次的存儲器計算機(jī)組成原理3.1存儲器概述一.存儲器的分類存儲器是計算機(jī)系統(tǒng)中的記憶設(shè)備，用來存放程序和數(shù)據(jù)。存儲器主要完成兩大功能：存儲（寫入write)取出（讀出read）04二月20233.1存儲器概述存儲器三項(xiàng)基本要求：大容量高速度低成本構(gòu)成存儲器的存儲介質(zhì)，目前主要采用半導(dǎo)體器件和磁性材料。存儲器中最小的存儲單位就是一個雙穩(wěn)態(tài)半導(dǎo)體電路或一個CMOS晶體管或磁性材料的存儲元，它可存儲一個二進(jìn)制代碼。由若干個存儲元組成一個存儲單元

04二月20233.1存儲器概述存儲元：存儲一位二進(jìn)制信息的存儲元件。存儲單元：主存中最小可編址的單位，是ＣＰＵ對主存可訪問操作的最小單位。然后再由許多存儲單元按一定規(guī)則組成一個存儲體。根據(jù)存儲材料的性能及使用方法不同，存儲器有各種不同的分類方法:

1）.按存儲介質(zhì)分類半導(dǎo)體存儲器：用半導(dǎo)體器件組成的存儲器。04二月20233.1存儲器概述磁表面存儲器：用磁性材料做成的存儲器。

2).按存儲方式分類隨機(jī)存儲器：任何存儲單元的內(nèi)容都能被隨機(jī)存取，且存取時間和存儲單元的物理位置無關(guān)。順序存儲器：只能按某種順序來串行存取，存取時間和存儲單元的物理位置有關(guān)。04二月20233.1存儲器概述3）.按存儲器的讀寫功能分類只讀存儲器(ROM)：存儲的內(nèi)容是固定不變的，只能讀出而不能寫入的半導(dǎo)體存儲器。隨機(jī)讀寫存儲器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲器。4）.按信息的可保存性分類非永久記憶的存儲器：斷電后信息即消失的存儲器。如半導(dǎo)體存儲器（易失性存儲器）04二月20233.1存儲器概述永久記憶性存儲器：斷電后仍能保存信息的存儲器。如磁性存儲器，一般作外存使用。ROM也是特殊的這類存儲器（非易失性存儲器）5）.按在計算機(jī)系統(tǒng)中的作用分類根據(jù)存儲器在計算機(jī)系統(tǒng)中所起的作用，可分為主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。04二月20233.1存儲器概述二.存儲器的分級結(jié)構(gòu)為了解決對存儲器要求容量大，速度快，成本低三者之間的矛盾，目前通常采用多級存儲器體系結(jié)構(gòu)，即使用高速緩沖存儲器、主存儲器和外存儲器。04二月2023名稱簡稱用途特點(diǎn)高速緩沖存儲器Cache高速存取指令和數(shù)據(jù)存取速度快，但存儲容量小主存儲器主存存放計算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)存取速度快，存儲容量不大外存儲器外存存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫存儲容量大，位成本低3.1存儲器概述三.主存儲器的技術(shù)指標(biāo)主存儲器的性能指標(biāo)主要是存儲容量、存取時間、存儲周期和存儲器帶寬。字存儲單元：即存放一個機(jī)器字的存儲單元，相應(yīng)的地址稱為字地址。一個機(jī)器字可以包含數(shù)個字節(jié)，所以一個字存儲單元也可包含數(shù)個能夠單獨(dú)編址的字節(jié)地址。下面列出主存儲器的主要幾項(xiàng)技術(shù)指標(biāo)：04二月20233.1存儲器概述存儲容量在一個存儲器中可以容納的存儲單元總數(shù)體現(xiàn)存儲空間的大小單位：字?jǐn)?shù)，字節(jié)數(shù)存取時間啟動到完成一次存儲器操作所經(jīng)歷的時間體現(xiàn)主存的速度單位：ｎｓ存儲周期連續(xù)啟動兩次操作所需間隔的最小時間體現(xiàn)主存的速度單位：ｎｓ存儲器帶寬單位時間里存儲器所存取的信息量體現(xiàn)數(shù)據(jù)傳輸速率技術(shù)指標(biāo)單位：位/秒，字節(jié)/秒04二月20233.2半導(dǎo)體存儲器—RAM目前廣泛使用的內(nèi)部存儲器是半導(dǎo)體存儲器，根據(jù)存儲信息的原理不同，可將半導(dǎo)體存儲器分為:靜態(tài)MOS存儲器（SRAM）動態(tài)MOS存儲器（DRAM）半導(dǎo)體存儲器的優(yōu)缺點(diǎn)優(yōu)點(diǎn)：存儲速度快，存儲體積小，可靠性高缺點(diǎn)：斷電時，讀寫存儲器不能保存信息04二月20233.2.1SRAM存儲器一、基本的靜態(tài)存儲元陣列1.基本存儲元

SRAM中,用一個鎖存器(觸發(fā)器)作為存儲元。只要直流供電電源一直加在這個記憶電路上，它就無限期地保持記憶的1狀態(tài)或0狀態(tài)。如果電源斷電，那么存儲的數(shù)據(jù)(1或0)就會丟失。2.三組信號線1）地址線2）數(shù)據(jù)線3）控制線

圖3.2基本的靜態(tài)存儲元陣列04二月20233.2.1SRAM存儲器二、基本的SRAM邏輯結(jié)構(gòu)SRAM芯大多采用雙譯碼方式，以便組織更大的存儲容量。地址譯碼器

二級譯碼：將地址分成x向、y向兩部分，第一級進(jìn)行x向(行譯碼)和y向(列譯碼)的獨(dú)立譯碼,然后在存儲陣列中完成第二級的交叉譯碼。04二月20233.2.1SRAM存儲器讀與寫的互鎖邏輯控制信號中/CS是片選信號，/CS有效時（低電平），門G1、G2均被打開。/OE為讀出使能信號，/OE有效時（低電平），門G2開啟，當(dāng)寫命令/WE=1時（高電平），門G1關(guān)閉，存儲器進(jìn)行讀操作。寫操作時，/WE=0，門G1開啟，門G2關(guān)閉。注意，門G1和G2是互鎖的，一個開啟時另一個必定關(guān)閉，這樣保證了讀時不寫，寫時不讀。圖3.332K×8位的SRAM邏輯結(jié)構(gòu)圖存儲陣列為三維結(jié)構(gòu)，即256行×128列×8位04二月20233.2.1SRAM存儲器三、存儲器的讀寫周期在讀周期中，地址線先有效，以便進(jìn)行地址譯碼，選中存儲單元。為了讀出數(shù)據(jù)，片選信號/CS和讀出使能信號/OE也必須有效(由高電平變?yōu)榈碗娖?。從地址有效開始經(jīng)tAQ(讀出)時間，數(shù)據(jù)總線I/O上出現(xiàn)了有效的讀出數(shù)據(jù)。之后/CS、/OE信號恢復(fù)高電平，tRC以后才允許地址總線發(fā)生改變。tRC時間稱為讀周期時間。04二月20233.2.1SRAM存儲器在寫周期中，也是地址線先有效，接著片選信號/CS有效，寫命令/WE有效(低電平)。此時數(shù)據(jù)總線I/O上必須置寫入數(shù)據(jù)，在tWD時間段將數(shù)據(jù)寫入存儲器。之后撤消寫命令/WE和/CS。為了寫入可靠，I/O線的寫入數(shù)據(jù)要有維持時間thD，/CS的維持時間也比讀周期長。tWC時間稱為寫周期時間。3.為了控制方便，一般取tRC=tWC，通常稱為存取周期。04二月20233.2.1SRAM存儲器【例3.1】圖3.5(a)是SRAM的寫入時序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時，存儲器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出圖3.5(a)寫入時序中的錯誤，并畫出正確的寫入時序圖。

【解】：寫入存儲器的時序信號必須同步。通常，當(dāng)R/W線加負(fù)脈沖時，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的。當(dāng)R/W線達(dá)到低電平時，數(shù)據(jù)立即被存儲。因此，當(dāng)R/W線處于低電平時，如果數(shù)據(jù)線改變了數(shù)值，那么存儲器將存儲新的數(shù)據(jù)⑤。同樣，當(dāng)R/W線處于低電平時地址線如果發(fā)生了變化，那么同樣數(shù)據(jù)將存儲到新的地址②或③。正確的寫入時序圖見圖3.5(b)。04二月20233.2.2DRAM存儲器一、DRAM存儲位元的記憶原理基本存儲元

基本存儲元是組成存儲器的基礎(chǔ)和核心,它用來存儲一位二進(jìn)制信息0或1。它是由兩個MOS反相器交叉耦合而成的觸發(fā)器,一個存儲元存儲一位二進(jìn)制代碼.這種電路有兩個穩(wěn)定的狀態(tài)，并且A，B兩點(diǎn)的電位總是互為相反的，因此它能表示一位二進(jìn)制的1和0。04二月20233.2.2DRAM存儲器04二月2023ACB半導(dǎo)體場效應(yīng)管示意圖BAT5T4T3T1T2T6BS0VBS1讀/寫”0”讀/寫”1”位/讀出線位/讀出線字線圖6.36管MOS存儲電路3.2.2DRAM存儲器二、DRAM芯片的邏輯結(jié)構(gòu)

圖3.7(a)示出1M×4位DRAM芯片的管腳圖，其中有兩個電源腳、兩個地線腳，為了對稱，還有一個空腳（NC）。圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：（1）增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲器容量很大，地址線寬度相應(yīng)要增加，這勢必增加芯片地址線的管腳數(shù)目。為避免這種情況，采取的辦法是分時傳送地址碼。若地址總線寬度為10位，先傳送地址碼A0～A9，由行選通信號RAS打入到行地址鎖存器；04二月20233.2.2DRAM存儲器然后傳送地址碼A10～A19，由列選通信號CRS打入到列地址鎖存器。芯片內(nèi)部兩部分合起來，地址線寬度達(dá)20位，存儲容量為1M×4位。（2）增加了刷新計數(shù)器和相應(yīng)的控制電路。DRAM讀出后必須刷新，而未讀寫的存儲元也要定期刷新，而且要按行刷新，所以刷新計數(shù)器的長度等于行地址鎖存器。刷新操作與讀/寫操作是交替進(jìn)行的，所以通過2選1多路開關(guān)來提供刷新行地址或正常讀/寫的行地址。04二月20233.2.2DRAM存儲器三、讀/寫周期讀周期、寫周期的定義是從行選通信號RAS下降沿開始，到下一個RAS信號的下降沿為止的時間，也就是連續(xù)兩個讀周期的時間間隔。通常為控制方便，讀周期和寫周期時間相等。

刷新周期：DRAM存儲位元是基于電容器上的電荷量存儲，這個電荷量隨著時間和溫度而減少，因此必須定期地刷新，以保持它們原來記憶的正確信息。04二月20233.2.2DRAM存儲器刷新操作有兩種刷新方式：集中式刷新:DRAM的所有行在每一個刷新周期中都被刷新。分散式刷新:每一行的刷新插入到正常的讀/寫周期之中。集中式刷新：在整個刷新間隔內(nèi)，前一段時間重復(fù)進(jìn)行讀/寫周期或維持周期，等到需要進(jìn)行刷新操作時，便暫停讀/寫或維持周期，而逐行刷新整個存儲器，它適用于高速存儲器。04二月20233.2.2DRAM存儲器04二月2023例如刷新周期為8ms的內(nèi)存來說，所有行的集中式刷新必須每隔8ms進(jìn)行一次。為此將8ms時間分為兩部分：前一段時間進(jìn)行正常的讀/寫操作，后一段時間（8ms至正常讀/寫周期時間）做為集中刷新操作時間。3.2.2DRAM存儲器分散式刷新：把一個存儲系統(tǒng)周期tc分為兩半，周期前半段時間tm用來讀/寫操作或維持信息，周期后半段時間tr作為刷新操作時間。這樣，每經(jīng)過128個系統(tǒng)周期時間，整個存儲器便全部刷新一遍。04二月20233.2.2DRAM存儲器四、存儲器容量的擴(kuò)充1、字長位數(shù)擴(kuò)展給定的芯片字長位數(shù)較短，不滿足設(shè)計要求的存儲器字長，此時需要用多片給定芯片擴(kuò)展字長位數(shù)。一般原則：三組信號線中，地址線和控制線公用而數(shù)據(jù)線單獨(dú)分開連接。d=

設(shè)計要求的存儲器容量

/

選擇芯片存儲器容量04二月20233.2.2DRAM存儲器【例3.2】利用1M×4位的SRAM芯片，設(shè)計一個存儲容量為1M×8位的SRAM存儲器。

解：

所需芯片數(shù)：d=（1M×8）/（1M×4）=2(片)

設(shè)計的存儲器字長為8位，存儲器容量不變。連接的三組信號線與例相似，即地址線、控制線公用，數(shù)據(jù)線分高4位、低4位，但是數(shù)據(jù)線是雙向的，與SRAM芯片的I/O端相連接。04二月20233.2.2DRAM存儲器2、字存儲容量擴(kuò)展給定的芯片存儲容量較?。ㄗ?jǐn)?shù)少），不滿足設(shè)計要求的總存儲容量，此時需要用多片給定芯片來擴(kuò)展字?jǐn)?shù)。三組信號組中給定芯片的地址總線和數(shù)據(jù)總線公用，控制總線中R/W公用，使能端EN不能公用，它由地址總線的高位段譯碼來決定片選信號。所需芯片數(shù)仍由（d=設(shè)計要求的存儲器容量/選擇芯片存儲器容量）決定。04二月20233.2.2DRAM存儲器3.存儲器模塊條

存儲器通常以插槽用模塊條形式供應(yīng)市場。這種模塊條常稱為內(nèi)存條。它們是在一個條狀形的小印制電路板上，用一定數(shù)量的存儲器芯片(如8個RAM芯片)，組成一個存儲容量固定的存儲模塊。然后，通過它下部的插腳插到系統(tǒng)板的專用插槽中，從而使存儲器的總?cè)萘康玫綌U(kuò)充。04二月20233.2.2DRAM存儲器五、

高級的DRAM結(jié)構(gòu)FPMDRAM：快速頁模式動態(tài)存儲器，它是根據(jù)程序的局部性原理來實(shí)現(xiàn)的。讀周期和寫周期中，為了尋找一個確定的存儲單元地址，首先由低電平的行選通信號/RAS確定行地址，然后由低電平的列選信號/CAS確定列地址。下一次尋找操作，也是由/RAS選定行地址，/CAS選定列地址，依此類推。04二月20233.3存儲容量的擴(kuò)展存儲器容量與實(shí)際存儲器的要求多有不符。存儲器芯片有不同的組織形式，如1024×1、1024×4、4096×8等；實(shí)際使用時，需進(jìn)行字和位擴(kuò)展(多個芯片連接），組成你所需要的實(shí)際的存儲器，如1K×8、4K×8等的存儲器。04二月20233.3存儲容量的擴(kuò)展（1）位擴(kuò)展法

只加大字長，而存儲器的字?jǐn)?shù)與存儲器芯片字?jǐn)?shù)一致,對片子沒有選片要求。位擴(kuò)展的連接方式是將各存儲芯片的地址線、片選線和讀/寫線相應(yīng)地并聯(lián)起來，而將各芯片的數(shù)據(jù)線單獨(dú)列出。

04二月20233.3存儲容量的擴(kuò)展04二月2023DD????D0479AA0???1K×4位1K×4位CSWE例如：用2片1K×4位存儲芯片組成1K×8位的存儲器10跟地址線8個別數(shù)據(jù)線3.3存儲容量的擴(kuò)展(2)字?jǐn)U展（增加存儲字的數(shù)量）僅在字向擴(kuò)充，而位數(shù)不變。字?jǐn)U展將芯片的地址線、數(shù)據(jù)線、讀/寫線并聯(lián)，由片選信號來區(qū)分各片地址。

用2片1K×8位存儲芯片組成2K×8位的存儲器04二月202311根地址線8根數(shù)據(jù)線3.3存儲容量的擴(kuò)展04二月20231K

×

8位1K

×

8位D7D0?????????????????WEA1A0???A9CS1A10

1CS0芯片號地址范圍

片選

片內(nèi)地址0最低地址00000000000最高地址011111111111最低地址10000000000最高地址11111111111A9A8…A0A103.3存儲容量的擴(kuò)展例如：用256Kx8位芯片構(gòu)成2Mx8位的存儲器。芯片的地址線數(shù)：18；容量：2MBCPU的有效地址位數(shù)：21位地址（1）芯片數(shù)（2M×8位）/（256K×8位）=8（片）（2）采用字?jǐn)U展04二月20233.3存儲容量的擴(kuò)展（3）字?jǐn)U展連接圖04二月20230＃ 1＃ 2＃ 7＃訪存信號，只在需要訪問主存時才產(chǎn)生譯碼輸出。3.3存儲容量的擴(kuò)展04二月2023譯碼法所謂譯碼法就是使用譯碼電路將高位地址進(jìn)行譯碼，以其譯碼輸出作為存儲芯片的片選信號。其特點(diǎn)是連接復(fù)雜，但能有效地利用存儲空間。譯碼電路可以使用現(xiàn)有的譯碼器芯片。3.3存儲容量的擴(kuò)展04二月2023

常用的譯碼芯片有：74LS139（雙2-4譯碼器）和74LS138（3-8譯碼器）等。12345678910111213141516ABCVCC2AG2BGG17YGND0Y1Y2Y3Y4Y5Y6Y圖74LS138引腳及邏輯符號ABC2AG2BGG17Y0Y1Y2Y3Y4Y5Y6Y3.3存儲容量的擴(kuò)展（3）字位同時擴(kuò)展法

一個存儲器的容量假定為M×N位，若使用L×K位的芯片(L＜M,K＜N)，需要在字向和位向同時進(jìn)行擴(kuò)展。此時共需要(M/L)×(N/K)個存儲器芯片。04二月20233.3存儲容量的擴(kuò)展04二月2023用8片1K

×

4位存儲芯片組成4K

×

8位的存儲器8根數(shù)據(jù)線12根地址線WEA8A9A0...D7D0……A11A10CS0CS1CS2CS3片選譯碼................1K×41K×41K×41K×41K×41K×41K×41K×4（3）字位同時擴(kuò)展法3.3存儲容量的擴(kuò)展04二月2023例1：一個容量為16K×32位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？當(dāng)選用下列不同規(guī)格的存儲芯片時，各需要多少片？

1K×4位，2K×8位，4K×4位，

16K×1位，4K×8位，8K×8位解：

地址線和數(shù)據(jù)線的總和=14+32=46根；

各需要的片數(shù)為：

3.3存儲容量的擴(kuò)展1K×4：16K×32/

1K×4=16×8=128片

2K×8：16K×32

/2K×8=8×4=32片

4K×4：16K×32

/

4K×4=4×8=32片

16K×1：16K×32/16K×1=32片

4K×8：16K×32/4K×8=4×4=16片

8K×8：16K×32

/

8K×8=2×4=8片04二月20233.3存儲容量的擴(kuò)展例2：設(shè)有若干片256K×8位的SRAM芯片，問：

(1)如何構(gòu)成2048K×32位的存儲器？

(2)需要多少片RAM芯片？

(3)該存儲器需要多少字節(jié)地址位？

(4)畫出該存儲器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。04二月20233.3存儲容量的擴(kuò)展解：采用字位擴(kuò)展的方法。需要32片SRAM芯片。04二月20233.3存儲容量的擴(kuò)展例3：設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用-MREQ（低電平有效）作訪存控制信號，R/-W作讀寫命令信號（高電平為讀，低電平為寫）?，F(xiàn)有下列存儲芯片：

ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138譯碼器和其他門電路（門電路自定）。試從上述規(guī)格中選用合適芯片，畫出CPU和存儲芯片的連接圖。04二月20233.3存儲容量的擴(kuò)展要求：（1）最小4K地址為系統(tǒng)程序區(qū)，4096~16383地址范圍為用戶程序區(qū)；（2）指出選用的存儲芯片類型及數(shù)量；（3）詳細(xì)畫出片選邏輯。04二月20233.3存儲容量的擴(kuò)展解：確定芯片的數(shù)量及類型04二月20233.3存儲容量的擴(kuò)展(2)分配地址線A11~A0接4K×4位ROM的地址線A11~A0接4K×8位RAM的地址線(3)確定片選信號04二月20233.3存儲容量的擴(kuò)展04二月2023MREQA15A14A13A12A11A0…D7D4D3D0WR4K×4位

ROM4K×4位

ROM

4K×8位RAM

4K×8位RAM

4K×8位RAM………………G1CBAG2BG2A+5VY0Y1Y2Y3………………………………CPU與存儲器的連接圖及片選邏輯3.3存儲容量的擴(kuò)展例4：某8位微型機(jī)地址碼為18位，若使用4KX4位的RAM芯片組成模塊板結(jié)構(gòu)的存儲器，試問：

（1）該機(jī)所允許的最大主存空間是多少？

（2）若每個模塊板為32K×8位，共需幾個模塊板？

（3）每個模塊板內(nèi)共有幾片RAM芯片？

（4）共有多少片RAM？

（5）CPU如何選擇各模塊板？04二月20233.3存儲容量的擴(kuò)展

解：（1）218=256K，則該機(jī)所允許的最大主存空間是256K×8位（或256KB）；（2）模塊板總數(shù)=256K×8/32K×8=8塊；（3）板內(nèi)片數(shù)=32K×8位/4K×4位=8×2=16（4）總片數(shù)=16片×8=128片；（5）CPU通過最高3位地址譯碼選板，次高4位地址譯碼選片。地址格式分配如下：04二月20233.3存儲容量的擴(kuò)展04二月2023板地址片地址片內(nèi)地址331217151411100例5設(shè)有32片256K×1位的SRAM芯片，采用位擴(kuò)展方法可構(gòu)成多大容量的存儲器？該存儲器需要多少字節(jié)地址位？畫出該存儲器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。3.3存儲容量的擴(kuò)展04二月2023解：32片256K×1位的SRAM芯片可構(gòu)成256K×32位的存儲器。如果采用32位的字編址方式，則需要18條地址線，因?yàn)?18=256K。用MREQ#作為芯片選擇信號，R/W#作為讀寫控制信號，該存儲器與CPU連接的結(jié)構(gòu)圖如圖3-1，因?yàn)榇鎯θ萘繛?56K×32=1024KB，所以CPU訪存最高地址位為A19。3.3存儲容量的擴(kuò)展04二月2023例6設(shè)有若干片256K×8位的SRAM芯片，采用字?jǐn)U展方法構(gòu)成2048KB的存儲器需要多少片SRAM芯片？該存儲器需要多少字節(jié)地址位？畫出該存儲器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。解：該存儲器需要2048K/256K=8片SRAM芯片；(2)需要21條地址線，因?yàn)?21=2048K，其中高3位用于芯片選擇，低18位作為每個存儲器芯片的地址輸入。3.3存儲容量的擴(kuò)展04二月2023用MREQ#作為譯碼器芯片的輸出許可信號，譯碼器的輸出作為存儲器芯片的選擇信號，R/W#作為讀寫控制信號。CPU訪存的最高地址位為A20。(3)該存儲器與CPU連接的結(jié)構(gòu)圖如下。3.3存儲容量的擴(kuò)展04二月2023例7設(shè)有若干片256K×8位的SRAM芯片，問如何構(gòu)成2048K×32位的存儲器？需要多少片RAM芯片？該存儲器需要多少字節(jié)地址位？畫出該存儲器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。解：采用字位擴(kuò)展的方法。該存儲器需要2048K/256K×32/8=32片SRAM芯片，其中每4片構(gòu)成一個字的存儲器芯片組，8組芯片進(jìn)行字?jǐn)U展。3.3存儲容量的擴(kuò)展04二月2023采用字尋址方式，需要21條地址線，其中高3位用于芯片選擇，低18位作為每個存儲器芯片的地址輸入。因?yàn)榇鎯ζ魅萘繛?048K×32=223KB，所以CPU訪存的最高地址位為A22。用MREQ#作為譯碼器芯片的輸出許可信號，譯碼器的輸出作為存儲器芯片的選擇信號，R/W#作為讀寫控制信號，該存儲器與CPU連接的結(jié)構(gòu)圖如下。3.3存儲容量的擴(kuò)展04二月20233.3存儲容量的擴(kuò)展04二月2023如果主存容量為16M字節(jié)，且按字節(jié)編址，表示該主存地址至少應(yīng)需要_____(1)____位。（1）A．16

B．20

C．24

D．32

C例題13.3存儲容量的擴(kuò)展04二月2023例題2某計算機(jī)內(nèi)存按字節(jié)編址，內(nèi)存地址區(qū)域從44000H到6BFFFH，共有___(2)___K字節(jié)。若采用16K×4bit的SRAM芯片，構(gòu)成該內(nèi)存區(qū)域共需___(3)___片。

（2）A.128

B.160

C.180

D.220

（3）A.5

B.10

C.20

D.32

BC3.3存儲容量的擴(kuò)展04二月2023例題3

某程序的目標(biāo)代碼為16384個字節(jié)，將其寫到以字節(jié)編址的內(nèi)存中，以80000H為首地址開始依次存放，則存放該目標(biāo)程序的末地址為__(6)__。

(6)A．81000H

B．83FFFHC．84FFFH

D．86000H

B3.4只讀存儲器和閃速存儲器04二月2023一、只讀存儲器

1.ROM的分類

只讀存儲器簡稱ROM，它只能讀出，不能寫入。它的最大優(yōu)點(diǎn)是具有不易失性。根據(jù)編程方式不同，ROM通常分為三類：

3.4只讀存儲器和閃速存儲器04二月2023只讀存儲器定義優(yōu)點(diǎn)缺點(diǎn)掩模式數(shù)據(jù)在芯片制造過程中就確定可靠性和集成度高，價格便宜不能重寫一次編程用戶可自行改變產(chǎn)品中某些存儲元可以根據(jù)用戶需要編程只能一次性改寫多次編程可以用紫外光照射或電擦除原來的數(shù)據(jù)，然后再重新寫入新的數(shù)據(jù)可以多次改寫ROM中的內(nèi)容掩模ROM模塊組成掩模ROM的邏輯符號和內(nèi)部邏輯框圖可編程ROM3.4只讀存儲器和閃速存儲器04二月20231、EPROMEPROM叫做光擦除可編程可讀存儲器。它的存儲內(nèi)容可以根據(jù)需要寫入，當(dāng)需要更新時將原存儲內(nèi)容抹去，再寫入新的內(nèi)容。2、E2PROM存儲元EEPROM，叫做電擦除可編程只讀存儲器。其存儲元是一個具有兩個柵極的NMOS管，如圖(a)和(b)所示，G1是控制柵，它是一個浮柵，無引出線；G2是抹去柵，它有引出線。3.4只讀存儲器和閃速存儲器04二月2023在G1柵和漏極D之間有一小面積的氧化層，其厚度極薄，可產(chǎn)生隧道效應(yīng)。如圖(c)所示，當(dāng)G2柵加20V正脈沖P1時，通過隧道效應(yīng)，電子由襯底注入到G1浮柵，相當(dāng)于存儲了“1”。利用此方法可將存儲器抹成全“1”狀態(tài)。漏極D加20V正脈沖P2，G2柵接地，浮柵上電子通過隧道返回襯底，相當(dāng)于寫“0”。3.4只讀存儲器和閃速存儲器04二月20233.4只讀存儲器和閃速存儲器04二月2023二、FLASH存儲器1、FLASH存儲元FLASH存儲器也翻譯成閃速存儲器，它是高密度非失易失性的讀/寫存儲器。高密度意味著它具有巨大比特數(shù)目的存儲容量。非易失性意味著存放的數(shù)據(jù)在沒有電源的情況下可以長期保存?？傊扔蠷AM的優(yōu)點(diǎn)，又有ROM的優(yōu)點(diǎn)，稱得上是存儲技術(shù)劃時代的進(jìn)展。

3.4只讀存儲器和閃速存儲器04二月2023閃速存儲器的特點(diǎn)固有的非易失性廉價的高密度可直接執(zhí)行固態(tài)性能FLASH存儲元是在EPROM存儲元基礎(chǔ)上發(fā)展起來的，由此可以看出創(chuàng)新與繼承的關(guān)系。如下圖所示為閃速存儲器中的存儲元，由單個MOS晶體管組成，除漏極D和源極S外，還有一個控制柵和浮空柵。

3.4只讀存儲器和閃速存儲器04二月2023“0”狀態(tài)：當(dāng)控制柵加上足夠的正電壓時，浮空柵將儲存許多電子帶負(fù)電，這意味著浮空柵上有很多負(fù)電荷，這種情況我們定義存儲元處于0狀態(tài)。

“1”狀態(tài)：如果控制柵不加正電壓，浮空柵則只有少許電子或不帶電荷，這種情況我們定義為存儲元處于1狀態(tài)。

浮空柵上的電荷量決定了讀取操作時，加在柵極上的控制電壓能否開啟MOS管，并產(chǎn)生從漏極D到源極S的電流。3.4只讀存儲器和閃速存儲器04二月20233.4只讀存儲器和閃速存儲器04二月20232、FLASH存儲器基本操作①編程操作實(shí)際上是寫操作。所有存儲元的原始狀態(tài)均處“1”狀態(tài)，這是因?yàn)椴脸僮鲿r控制柵不加正電壓。編程操作的目的是為存儲元的浮空柵補(bǔ)充電子，從而使存儲元改寫成“0”狀態(tài)。如果某存儲元仍保持“1”狀態(tài)，則控制柵就不加正電壓。

3.4只讀存儲器和閃速存儲器04二月2023如圖(a)表示編程操作時存儲元寫0、寫1的情況。實(shí)際上編程時只寫0，不寫1，因?yàn)榇鎯υ脸笤紶顟B(tài)全為1。要寫0，就是要在控制柵C上加正電壓。一旦存儲元被編程，存儲的數(shù)據(jù)可保持100年之久而無需外電源。②讀取操作控制柵加上正電壓。浮空柵上的負(fù)電荷量將決定是否可以開啟MOS晶體管。如果存儲元原存1，可認(rèn)為浮空柵不帶負(fù)電，控制柵上的正電壓足以開啟晶體管。如果存儲元原存0，可認(rèn)為浮空柵帶負(fù)電，控制柵上的正電壓不足以克服浮動?xùn)派系呢?fù)電量，晶體管不能開啟導(dǎo)通。3.4只讀存儲器和閃速存儲器04二月2023當(dāng)MOS晶體管開啟導(dǎo)通時，電源VD提供從漏極D到源極S的電流。讀出電路檢測到有電流，表示存儲元中存1，若讀出電路檢測到無電流，表示存儲元中存0，如圖(b)所示。③擦除操作所有的存儲元中浮空柵上的負(fù)電荷要全部洩放出去。為此晶體管源極S加上正電壓，這與編程操作正好相反，見圖(c)所示。源極S上的正電壓吸收浮空柵中的電子，從而使全部存儲元變成1狀態(tài)。3.5并行存儲器04二月2023由于CPU和主存儲器之間在速度上是不匹配的，這種情況便成為限制高速計算機(jī)設(shè)計的主要問題。為了提高CPU和主存之間的數(shù)據(jù)傳輸率，除了主存采用更高速的技術(shù)來縮短讀出時間外，還可以采用并行技術(shù)的存儲器。一、雙端口存儲器1、雙端口存儲器的邏輯結(jié)構(gòu)雙端口存儲器由于同一個存儲器具有兩組相互獨(dú)立的讀寫控制電路而得名。3.5并行存儲器04二月2023由于進(jìn)行并行的獨(dú)立操作，因而是一種高速工作的存儲器，在科研和工程中非常有用。圖3.24雙端口存儲器IDT7133的邏輯框圖2、無沖突讀寫控制當(dāng)兩個端口的地址不相同時，在兩個端口上進(jìn)行讀寫操作，一定不會發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動時，就可對整個存儲器進(jìn)行存取，每一個端口都有自己的片選控制(CE)和輸出驅(qū)動控制(OE)。讀操作時，端口的OE(低電平有效)打開輸出驅(qū)動器，由存儲矩陣讀出的數(shù)據(jù)就出現(xiàn)在I/O線上。3.5并行存儲器04二月20233、有沖突讀寫控制當(dāng)兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀寫沖突。為解決此問題，特設(shè)置了BUSY標(biāo)志。在這種情況下，片上的判斷邏輯可以決定對哪個端口優(yōu)先進(jìn)行讀寫操作，而對另一個被延遲的端口置BUSY標(biāo)志(BUSY變?yōu)榈碗娖?，即暫時關(guān)閉此端口。3.5并行存儲器04二月20234、有沖突讀寫控制判斷方法(1)如果地址匹配且在CE之前有效，片上的控制邏輯在CEL和CER之間進(jìn)行判斷來選擇端口(CE判斷)。

(2)如果CE在地址匹配之前變低，片上的控制邏輯在左、右地址間進(jìn)行判斷來選擇端口(地址有效判斷)。

無論采用哪種判斷方式，延遲端口的BUSY標(biāo)志都將置位而關(guān)閉此端口，而當(dāng)允許存取的端口完成操作時，延遲端口BUSY標(biāo)志才進(jìn)行復(fù)位而打開此端口。3.5并行存儲器04二月2023二、多模塊交叉存儲器1.存儲器的模塊化組織一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊有兩種安排方式：一種是順序方式，一種是交叉方式。一、順序方式如,M0－M3共四個模塊，則每個模塊8個字

3.5并行存儲器04二月2023順序方式：

M0：0—7

M1：8－15

M2：16－23

M3：24－315位地址組織如下：XX

XXX高位選模塊，低位選塊內(nèi)地址特點(diǎn)：某個模塊進(jìn)行存取時，其他模塊不工作，優(yōu)點(diǎn)是某一模塊出現(xiàn)故障時，其他模塊可以照常工作，通過增添模塊來擴(kuò)充存儲器容量比較方便。缺點(diǎn)是各模塊串行工作，存儲器的帶寬受到了限制。3.5并行存儲器04二月2023二、交叉方式可以實(shí)現(xiàn)多模塊流水式并行存取如,M0－M3共四個模塊，則每個模塊8個字交叉方式：M0：0，4,...除以4余數(shù)為0

M1：1，5,...除以4余數(shù)為1

M2：2，6,...除以4余數(shù)為2

M3：3，7,...除以4余數(shù)為35位地址組織如下：XXX

XX高位選塊內(nèi)地址，低位選模塊3.5并行存儲器04二月2023特點(diǎn)：連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個模塊內(nèi)的地址都是不連續(xù)的。優(yōu)點(diǎn)是對連續(xù)字的成塊傳送可實(shí)現(xiàn)多模塊流水式并行存取，大大提高存儲器的帶寬。使用場合為成批數(shù)據(jù)讀取三、多模塊交叉存儲器的基本結(jié)構(gòu)主存被分成4個相互獨(dú)立、容量相同的模塊M0，M1，M2，M3，每個模塊都有自己的讀寫控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與CPU傳送信息。在理想情況下，如果程序段或數(shù)據(jù)塊都是連續(xù)地在主存中存取，那么將大大提高主存的訪問速度。圖3.27四模塊交叉存儲器3.5并行存儲器04二月2023通常在一個存儲器周期內(nèi)，n個存儲體必須分時啟動，則各個存儲體的啟動間隔為t=T/n（n為交叉存取度），整個存儲器的存取速度有望提高n倍。下面做定量分析：我們認(rèn)為模塊字長等于數(shù)據(jù)總線寬度，模塊存取一個字的存儲周期為T，總線傳送周期為τ，存儲器的交叉模塊數(shù)為m，為了實(shí)現(xiàn)流水線方式存取，應(yīng)當(dāng)滿足

T=m·τ

（m=T/τ稱為交叉存取度）

3.5并行存儲器04二月2023

交叉存儲器要求其模塊數(shù)必須大于或等于m，以保證啟動某模塊后經(jīng)mτ時間再次啟動該模塊時，它的上次存取操作已經(jīng)完成。這樣，連續(xù)讀取m個字所需的時間為t1=T+(m-1)τ

而順序方式存儲器連續(xù)讀取m個字所需時間為

t2=mT

可見交叉存儲器的帶寬確實(shí)大大提高了。

m=4的流水線方式存取示意圖如下圖圖3.28流水線方式3.5并行存儲器04二月2023【例4】設(shè)存儲器容量為32字，字長64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期τ=50ns。問順序存儲器和交叉存儲器的帶寬各是多少?【解】順序存儲器和交叉存儲器連續(xù)讀出m=4個字的信息總量都是：

q=64位×4=256位順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是：

3.5并行存儲器04二月2023

t2=mT=4×200ns=800ns=8×10-7s;t1=T+(m-1)τ

=200ns+30ns=350ns=35×10-7s順序存儲器和交叉存儲器的帶寬分別是：

W2=q/t2=256÷(8×10-7)=32×107［位/s］;

W1=q/t1=256÷(35×10-7)=73×107［位/s］

3.6cache存儲器04二月20231、cache基本原理一、功能解決CPU和主存之間的速度不匹配問題。一般采用高速的SRAM構(gòu)成。CPU和主存之間的速度差別很大采用兩級或多級Cache系統(tǒng)。早期的一級Cache在CPU內(nèi)，二級在主板上?，F(xiàn)在的CPU內(nèi)帶L1Cahe和L2Cahe。全由硬件調(diào)度，對用戶透明。3.6cache存儲器04二月2023二、Cache基本原理地址映射；替換策略；寫一致性；性能評價。3.6cache存儲器04二月2023cache基本原理小結(jié)：Cache是介于CPU和主存M2之間的小容量存儲器，但存取速度比主存快。主存容量配置幾百M(fèi)B的情況下，cache的典型值是幾百KB。cache能高速地向CPU提供指令和數(shù)據(jù)，從而加快了程序的執(zhí)行速度。從功能上看，它是主存的緩沖存儲器，由高速的SRAM組成。為追求高速，包括管理在內(nèi)的全部功能由硬件實(shí)現(xiàn)，因而對程序員是透明的。3.6cache存儲器04二月20232.Cache的設(shè)計依據(jù):CPU這次訪問過的數(shù)據(jù)，下次有很大的可能也是訪問附近的數(shù)據(jù)。3.CPU與Cache之間的數(shù)據(jù)傳送是以字為單位4.主存與Cache之間的數(shù)據(jù)傳送是以塊為單位5.CPU讀主存時，便把地址同時送給Cache和主存，Cache控制邏輯依據(jù)地址判斷此字是否在Cache中，若在此字立即傳送給CPU，否則，則用主存讀周期把此字從主存讀出送到CPU，與此同時，把含有這個字的整個數(shù)據(jù)塊從主存讀出送到cache中。3.6cache存儲器04二月2023三、cache的命中率增加cache的目的，就是在性能上使主存的平均讀出時間盡可能接近c(diǎn)ache的讀出時間。因此,cache的命中率應(yīng)接近于1。由于程序訪問的局部性，這是可能的。在一個程序執(zhí)行期間，設(shè)Nc表示cache完成存取的總次數(shù)，Nm表示主存完成存取的總次數(shù)，h定義為命中率，則有h=Nc/(Nc+Nm)(3.4)若tc表示命中時的cache訪問時間，tm表示未命中時的主存訪問時間，1-h表示未命中率，則cache/主存系統(tǒng)的平均訪問時間ta為：ta=htc+(1-h)tm

（3.5）

3.6cache存儲器04二月2023設(shè)r=tm/tc表示主存慢于cache的倍率,e表示訪問效率，則有:

為提高訪問效率，命中率h越接近1越好，r值以5—10為宜，不宜太大。命中率h與程序的行為、cache的容量、組織方式、塊的大小有關(guān)。3.6cache存儲器04二月2023【例5】CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問時間?！窘狻縣=Nc/(Nc+Nm)=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3%ta=tc/e=50ns/0.833=60ns3.6cache存儲器04二月2023無論選擇那種映射方式，都要把主存和cache劃分為同樣大小的“塊”。選擇哪種映射方式，要考慮：硬件是否容易實(shí)現(xiàn)地址變換的速度是否快主存空間的利用率是否高主存裝入一塊時，發(fā)生沖突的概率以下我們介紹三種映射方法：2、主存與cache的地址映射3.6cache存儲器04二月2023一、全相聯(lián)的映射方式映射方法（多對多）主存內(nèi)容可以拷貝到任意行地址變換1、將地址分為兩部分（塊號和字），在內(nèi)存塊寫入Cache時，同時寫入塊號標(biāo)記；

2、CPU給出訪問地址后，也將地址分為兩部分（塊號和字），比較電路塊號與Cache表中的標(biāo)記進(jìn)行比較，相同表示命中，訪問相應(yīng)單元；如果沒有命中訪問內(nèi)存，CPU直接訪問內(nèi)存，并將被訪問內(nèi)存的相對應(yīng)塊寫入Cache。

3.6cache存儲器04二月20233、特點(diǎn)：

優(yōu)點(diǎn)：沖突概率小，Cache的利用高。

缺點(diǎn)：比較器難實(shí)現(xiàn)，需要一個訪問速度很快代價高的相聯(lián)存儲器

4、應(yīng)用場合：

適用于小容量的Cache二、直接映射方式1、映射方法（一對多）如：

⑴i=jmodm

⑵主存第j塊內(nèi)容拷貝到Cache的i行

3.6cache存儲器04二月2023⑶一般i和m都是2N級[例]cache容量16字，主存容量2