第6章門電路與邏輯組合

6.1數(shù)字電路概述第六章門電路與邏輯組合6.4組合邏輯電路6.2邏輯門電路6.3TTL門電路第六章門電路與邏輯組合6.1數(shù)字電路概述模擬信號：隨時間連續(xù)變化的信號模擬信號數(shù)字信號電子電路中的信號1.模擬信號正弦波信號t處理模擬信號的電路稱為模擬電路。如放大電路，注重研究的是輸入和輸出信號間的大小及相位關系。2.脈沖信號

是一種躍變信號，并且持續(xù)時間短暫。矩形波t處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關系。在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關的作用。脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實際的矩形波脈沖信號正脈沖：脈沖躍變后的值比初始值高負脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負脈沖信號的幅度只取兩個極限值狀態(tài)（高或低電位），不要求區(qū)分幅度的細微差異，使得信號的分辨比較容易，電路抗干擾能較強，準確性高。R3.晶體管的開關作用(1).二極管的開關特性導通截止相當于開關斷開相當于開關閉合S3V0VSRRD3V0V(2).三極管的開關特性飽和截止3V0VuO0相當于開關斷開相當于開關閉合uOUCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC3V0V6.2邏輯門電路

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關，它能按照一定的條件去控制信號的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關系(因果關系)，所以門電路又稱為邏輯門電路。

基本邏輯關系為“與”、“或”、“非”三種。

下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。1.基本邏輯關系220V+-設：開關斷開、燈不亮用邏輯“0”表示，開關閉合、燈亮用邏輯“1”表示。邏輯表達式：

Y=A?B(1).“與”邏輯關系

“與”邏輯關系是指當決定某事件的條件全部具備時，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表BY220VA+-(2).“或”邏輯關系

“或”邏輯關系是指當決定某事件的條件之一具備時，該事件就發(fā)生。邏輯表達式：

Y=A+B狀態(tài)表000111110110ABY(3).“非”邏輯關系

“非”邏輯關系是否定或相反的意思。邏輯表達式：Y=A狀態(tài)表101AY0Y220VA+-R2.基本邏輯門電路

門電路是用以實現(xiàn)邏輯關系的電子電路，與前面所講過的基本邏輯關系相對應。

門電路主要有：與門、或門、非門、與非門、或非門、異或門等。門電路的概念

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平(1)“與”門電路

①.電路②.工作原理輸入A、B、C全為高電平“1”，輸出Y為“1”。輸入A、B、C不全為“1”，輸出Y為“0”。0V0V0V0V0V3V+U5VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V(1)“與”門電路③.邏輯關系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達式：

邏輯符號：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表F=AB邏輯與（邏輯乘）的運算規(guī)則為：與門的輸入端可以有多個。下圖為一個三輸入與門電路的輸入信號A、B、C和輸出信號F的波形圖。(2)“或”門電路

①.電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U-5VRDADCABYDBC②.工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個為“1”，輸出Y為“1”。(2)“或”門電路③.邏輯關系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達式：邏輯符號：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表F=A+B邏輯或（邏輯加）的運算規(guī)則為：或門的輸入端也可以有多個。下圖為一個三輸入或門電路的輸入信號A、B、C和輸出信號F的波形圖。(4)“非”門電路+VCC-VBBARKRBRCYT10截止飽和邏輯表達式：Y=A“0”10“1”

①.電路“0”“1”AY“非”門邏輯狀態(tài)表邏輯符號1AY當A為0時，晶體管截止，輸出端Y為1(其電位近似等于VCC)?！芭c非”門電路有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達式：1Y“非”門“或非”門電路有“1”出“0”，全“0”出“1”1Y“非”門00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表“或”門ABC>1“或非”門YABC>1Y=A+B+C邏輯表達式：例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1>1ABY2Y26.3TTL門電路(三極管—三極管邏輯門電路)

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門電路的工作原理、特性和參數(shù)。Transistor-TransistorLogic有“0”出“1”，全“1”出“0”輸入級中間級輸出級一.TTL“與非”門電路1.電路T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1多發(fā)射極三極管T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時2.工作原理電源經(jīng)R1和T1的集電結向T2注入基極電流，T2的發(fā)射極又為T5提供了電流，使T5導通。T1基極電位為三個PN結正向壓降之和。T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時2.工作原理2.1V發(fā)射結反偏T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時2.工作原理2.1V發(fā)射結反偏1V合理選擇R1和R2就可以使T2導通時處于飽和狀態(tài)。T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時2.工作原理2.1V發(fā)射結反偏截止1VVC2使T3導通，其T4基極電位為：T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時2.工作原理2.1V發(fā)射結反偏截止“0”(0.3V)1VT4截止，T5的集電極電流等于0。而T5有基極注入電流，所以T5處于飽和狀態(tài)。輸出端為低電平，即輸入全高“1”,輸出為低“0”T5YR3R5AB

CR4R2R1T3T4T2+5VT12.工作原理1V(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”5VT1發(fā)射結因正向偏置而導通。電源經(jīng)R1為T1提供基極電流。T1處于飽和狀態(tài)。小于上述使T2、T5飽和導通所需電位值（2.1V），

T2、T5截止。因IB3很小，忽略R2上的壓降,T2集電極電位接近電源電壓，使T3和T4導通。T5YR3R5AB

CR4R2R1T3T4T2+5VT11V(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”VY5-0.7-0.7

=3.6V5V輸出端電平為：因IB3很小，忽略R2上的壓降，得：有“0”出“1”全“1”出“0”“與非”邏輯關系00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達式：

Y&ABC“與非”門(1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關系。CDE3.TTL“與非”門特性及參數(shù)電壓傳輸特性曲線測試電路01231234Ui/VUO/V&+5VUiUoVVABCDE電壓傳輸特性曲線01231234Ui/VUO/VAB隨著Ui逐漸增大，Uo的變化過程分成四個階段。（1）截止區(qū)（AB段）

T1深度飽和，T2、T5截止，T3、T4導通，電路輸出高電平UOH=3.6V

（2）線性區(qū)（BC段）

T2開始導通處于放大狀態(tài)，而T5仍然截止，UO基本上隨著Ui的增加而減小。CDE電壓傳輸特性曲線01231234Ui/VUO/VAB（3）轉(zhuǎn)折區(qū)（CD段）T3、T4趨于截止；T2、T5迅速進入飽和狀態(tài)，輸出電壓UO快速下降。

（4）線性區(qū)（DE段）

即使Ui進一步增大，也只能加深T5的飽和程度，UO基本不變。UOL=0.3V。

轉(zhuǎn)折區(qū)對應的輸入電壓(閾值電壓)可認為是輸出管T5截止與導通的分界線。（2）平均傳輸延遲時間tpd50%50%tpd1tpd2輸入脈沖上升沿50%到輸出脈沖下降沿50%處的時間稱為導通延遲時間；反之為截止延遲時間。TTL的tpd約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO表示門電路的轉(zhuǎn)換速度。二.三態(tài)輸出“與非”門當控制端為高電平“1”時，實現(xiàn)正常的“與非”邏輯關系Y=A?B“1”控制端DE1.電路T5Y

R3R5AB

R4R2R1T3T4T2+5VT1截止輸出端狀態(tài)：高電平、低電平、高阻狀態(tài)。結構上只比普通TTL與非門上多一個二極管D二.三態(tài)輸出“與非”門“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT11.電路導通1V1V截止截止當控制端為低電平“0”時，輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)。當E為低電平0時，VB1≈1V，使T2、T5截止；由于二極管D的存在，使VC2≈1V，使T4截止，所以輸出端處于高阻抗狀態(tài)。&YEBA邏輯符號0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)二.三態(tài)輸出“與非”門三態(tài)輸出“與非”狀態(tài)表ABEY輸出高阻功能表三態(tài)門應用：可實現(xiàn)用一條總線分時傳送幾個不同的數(shù)據(jù)或控制信號?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B16.4組合邏輯電路

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設計邏輯電路的數(shù)學工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關系，而不是數(shù)量關系。這是它與普通代數(shù)的本質(zhì)區(qū)別。6.4.1邏輯代數(shù)及應用一、邏輯代數(shù)的公式和定理（2）基本運算（1）常量之間的關系分別令A=0及A=1代入公式，可證明它們的正確性。（3）基本定理利用真值表很容易證明這些公式的正確性。如證明A·B=B·A：普通代數(shù)不適用！(A+B)(A+C)=AA+AB+AC+BC分配律A(B+C)=AB+AC=A+AB+AC+BCAA=A=A(1+B+C)+BC分配律A(B+C)=AB+AC=A+BCA+1=1證明分配律：A+BC=(A+B)(A+C)證明：110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律(1)A+AB=A(2)A(A+B)=A對偶式（3）（4）（5）（6）對偶關系：

將某邏輯表達式中的“與”(?)換成“或”(+)，“或”(+)換成“與”(?)，得到一個新的邏輯表達式，即為原邏輯式的對偶式。若原邏輯恒等式成立，則其對偶式也成立。分配律A+BC=(A+B)(A+C)A+A=1A·1=A二.邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說明這四種表示方法。例：有一T形走廊，在相會處有一路燈，在進入走廊的A、B、C三地各有控制開關，都能獨立進行控制。任意閉合一個開關，燈亮；任意閉合兩個開關，燈滅；三個開關同時閉合，燈亮。設A、B、C代表三個開關（輸入變量）；Y代表燈（輸出變量）。1.列邏輯狀態(tài)表設：開關閉合其狀態(tài)為“1”，斷開為“0”燈亮狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)（“1”或“0”）以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)

0000

A

B

C

Y0011010101101001101011001111

2.邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”

用“與”“或”“非”等運算來表達邏輯函數(shù)的表達式。(1)由邏輯狀態(tài)表寫出邏輯式對應于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關系，

0000

A

B

C

Y0011010101101001101011001111各組合之間是“或”關系反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y00110101011010011010110011113.邏輯圖YCBA&&&&&&&>1CBA

由表示邏輯運算的邏輯符號所構成的圖形。三.邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復雜；若經(jīng)過簡化，則可使用較少的邏輯門實現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門電路實現(xiàn)相同的邏輯功能?；喎椒ü椒ㄖZ圖法1.用“與非”門構成基本門電路(2)應用“與非”門構成“或”門電路(1)應用“與非”門構成“與”門電路AY&B&BAY&&&由邏輯代數(shù)運算法則：由邏輯代數(shù)運算法則：&YA(3)應用“與非”門構成“非”門電路(4)用“與非”門構成“或非”門YBA&&&&由邏輯代數(shù)運算法則：2.應用邏輯代數(shù)運算法則化簡邏輯表達式越簡單，響應的邏輯圖越簡單，因此為了設計的邏輯電路使用元件少、線路合理、工件可靠，必須對邏輯函數(shù)進行簡化，以求得到最簡化的邏輯表達式。應用邏輯代數(shù)的基本運算法則和定理，可以對任何一個邏輯函數(shù)進行化簡，化簡的過程就是消去函數(shù)表達式中多余字母和多余項的過程。例1：化簡（1）并項法利用公式,將兩項合并為一項例2：化簡（2）配項法利用公式以便消去更多的項例3：化簡（3）加項法（4）吸收法吸收例4：化簡化簡吸收律配項結合律

3.應用卡諾圖化簡卡諾圖:是與變量的最小項對應的按一定規(guī)則排列的方格圖，每一小方格填入一個最小項。（1）最小項：指所有輸入變量各種組合的乘積項（與項），這里的輸入變量包括原變量和反變量。例如，對于兩個變量A、B來說，最小項有對于n個輸入變量有2n個最小項。任何一個邏輯函數(shù)，都可以用若干個最小項的邏輯或來表示，這個表達式是唯一的。（2）卡諾圖的構成卡諾圖是在邏輯狀態(tài)表的基礎上，把輸入變量的各種組合及對應的輸出值按一定規(guī)則畫出的陣列圖。構圖規(guī)則如下：

1.卡諾圖是方格圖，圖中每個小方塊僅與一個確定的最小項相對應。n個變量的卡諾圖，小方塊總數(shù)等于最小項總數(shù)，也為2n個。2.任何“相鄰”小方塊對應的最小項，其變量組合只允許有一個變量的取值不同。(2)卡諾圖BA0101兩變量BCA0010011110三變量AB00011110CD00011110四變量邏輯函數(shù)在卡諾圖上的表示（a)根據(jù)狀態(tài)表畫出卡諾圖如:ABC00100111101111將輸出變量為“1”的填入對應的小方格,為“0”的可不填。

0000

A

B

C

Y0011010101101001101011001111（b）根據(jù)邏輯式畫出卡諾圖ABC00100111101111將邏輯式中的最小項分別用“1”填入對應的小方格如:注意：如果邏輯式不是由最小項構成，一般應先化為最小項。(3)應用卡諾圖化簡邏輯函數(shù)例6.用卡諾圖表示并化簡。解：BC11A001001111011(a)將取值為“1”的相鄰小方格圈成圈，步驟1.卡諾圖2.合并最小項(畫圈)3.寫出最簡“與或”邏輯式(b)所圈取值為“1”的相鄰小方格的個數(shù)應為2n，(n=0,1,2…)(3)應用卡諾圖化簡邏輯函數(shù)ABC00100111101111解：三個圈最小項分別為：合并最小項寫出簡化邏輯式卡諾圖化簡法：保留一個圈內(nèi)最小項的相同變量，而消去相反變量。每個“圈”至少要包含一個未被圈過的最小項。00ABC100111101111解：寫出簡化邏輯式多余AB00011110CD000111101111相鄰例6.應用卡諾圖化簡邏輯函數(shù)(1)(2)寫出簡化邏輯式AB00011110000111101111111CD例應用卡諾圖化簡邏輯函數(shù)解：寫出簡化邏輯式AB00011110CD000111101例7.應用卡諾圖化簡邏輯函數(shù)111111111含A均填“1”注意：1.圈的個數(shù)應最少2.每個“圈”要最大3.每個“圈”至少要包含一個未被圈過的最小項。6.4.2組合邏輯電路的分析與綜合

組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出1.組合邏輯電路的分析(1)由邏輯圖寫出輸出端的邏輯表達式(2)用邏輯代數(shù)或卡諾圖對邏輯代數(shù)進行化簡(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：例1：分析下圖的邏輯功能

(1)寫出邏輯表達式Y=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..(2)應用邏輯代數(shù)化簡Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..

(3)列邏輯狀態(tài)表ABY001100111001Y=AB+AB=AB邏輯式

(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關系。這種電路稱“異或”門。

=1ABY邏輯符號(1)寫出邏輯式例2：分析下圖的邏輯功能.A

B.Y=ABAB

.A?B&&11.BAY&A

B

=AB+AB(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“同或門”,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABY邏輯符號=ABABY001100100111例3：分析下圖的邏輯功能Y&&1.BA&C101AA寫出邏輯式：=AC+BCY=AC?BC設：C=1封鎖打開選通A信號BY&&1.BA&C011設：C=0封鎖選通B信號打開例3：分析下圖的邏輯功能B寫出邏輯式：=AC+BCY=AC?BC2組合邏輯電路的設計根據(jù)邏輯功能要求邏輯電路設計(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫出邏輯表達式(3)

簡化和變換邏輯表達式(4)畫出邏輯圖設計步驟如下：例1：設計一個三變量奇偶檢驗器。要求:當輸入變量A、B、C中有奇數(shù)個同時為“1”時，輸出為“1”，否則為“0”。用“與非”門實現(xiàn)。

(1)列邏輯狀態(tài)表

(2)寫出邏輯表達式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”0000

A

B

C

Y0011010101101001101011001111對應于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。(3)用“與非”門構成邏輯電路在一種組合中，各輸入變量之間是“與”關系各組合之間是“或”關系ABC00100111101111由卡圖諾可知，該函數(shù)不可化簡。0000

A

B

C

Y0011010101101001101011001111(4)邏輯圖YCBA01100111110&&&&&&&&1010例2:某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。

設：A、B、C分別表示三個車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和G2運行為“1”，不運行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設邏輯變量、邏輯函數(shù)取“0”、“1”的含義。

邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。開工“1”不開工“0”運行“1”不運行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G210100101001110011011100001110010ABC

G1

G210001101(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結果(3)化簡邏輯式可得：(4)用“與非”門構成邏輯電路

由邏輯表達式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡。ABC00100111101111(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2

設計一個三人（A、B、C）進行表決使用的電路，當多人贊成（輸入為1）時，表決結果（F）有效（輸出為1）。0000

A

B

C

F0010010001111000101111011111ABC00100111101111（1）列邏輯狀態(tài)表（2）寫出邏輯表達式（3）用卡諾圖化簡，得邏輯函數(shù)&&&&ABCFAB000111100001111011111CD一.加法器1.二進制十進制：0~9十個數(shù)碼，“逢十進一”。

在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器等。在數(shù)字電路中，為了把電路的兩個狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對應起來，采用二進制。二進制：0，1兩個數(shù)碼，“逢二進一”。6.5中規(guī)模組合邏輯電路的應用一.加法器加法器:實現(xiàn)二進制加法運算的電路進位如：0

0

0

0

11+10101010不考慮低位來的進位半加器實現(xiàn)要考慮低位來的進位全加器實現(xiàn)1.半加器

半加：實現(xiàn)兩個一位二進制數(shù)相加，不考慮來自低位的進位。AB兩個輸入表示兩個同位相加的數(shù)兩個輸出SC表示半加和表示向高位的進位邏輯符號：半加器：COABSC半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達式邏輯圖&=1..ABSC“異或”門“與”門2.全加器輸入Ai表示兩個同位相加的數(shù)BiCi-1表示低位來的進位輸出表示本位和表示向高位的進位CiSi

全加：實現(xiàn)兩個一位二進制數(shù)相加，且考慮來自低位的進位。邏輯符號：

全加器：AiBiCi-1SiCiCOCI(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

000000011001010011011001010101110011111

1ABC00100111101111Ai

Bi

Ci-1

Si

Ci

000000011001010011011001010101110011111

1ABC00100111101111邏輯圖&=1>1AiCiSiCi-1Bi&&，則是Ai和Bi的半加和，令而又是與

Ci-1的半加和，因此可以把一個全加器用兩個半加器和一個或門實現(xiàn)。為了利用輸出Si(異或關系)，將Ci適當變換為：半加器構成的全加器>1BiAiCi-1SiCiCOCOaibici-1siciCICO二.編碼器

把二進制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進制代碼有2n

種組合，可以表示2n

個信息。

要表示N個信息所需的二進制代碼應滿足

2nN二進制編碼器將一系列輸入信號狀態(tài)編成二進制代碼的電路。2n個n位編碼器高低電平信號二進制代碼用與非門組成三位二進制編碼器輸入：I0I7八個信號輸出：F2、F1、F0三位二進制數(shù)因為：23

=81、列出狀態(tài)表（編碼表）2、寫出邏輯表達式并進行化簡和變換3、根據(jù)化簡和變換后的邏輯式畫出邏輯圖例編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。設輸入信號高電平有效。I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111編碼表&Y2&Y1&Y01I11I61I21I31I41I51I7I1I2I3I4I5I6I7八-三線編碼器三.譯碼器和數(shù)字顯示

譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號。譯碼器就是完成譯碼功能的邏輯部件。1.二進制譯碼器8個3位譯碼器二進制代碼高低電平信號譯碼器的輸入：一組二進制代碼譯碼器的輸出：一組高低電平信號狀態(tài)表

例：三位二進制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出輸出為1時，相當于接通一個用戶。對任意輸入代碼組合，輸出中僅有一個為1。寫出邏輯表達式Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC輸入ABCY0Y1Y2Y3Y4Y5Y6Y700010000000001010000000100