第六章 微處理器8086的總線結(jié)構(gòu)與時(shí)序

第6章

微處理器8086的總線結(jié)構(gòu)

和時(shí)序movax,12hcalldisplayJmp1234h6.18086系統(tǒng)總線結(jié)構(gòu)6.1.1系統(tǒng)總線及結(jié)構(gòu)1、總線：是一組導(dǎo)線和相關(guān)的控制、驅(qū)動(dòng)電路的集合。是計(jì)算機(jī)系統(tǒng)各部件之間傳輸?shù)刂贰?shù)據(jù)和控制信息的公共通道。地址總線（AB）數(shù)據(jù)總線（DB）控制總線（CB）2、總線分類

CPU總線：CPU

其他部件系統(tǒng)總線：主機(jī)I/O接口外部總線：微機(jī)外設(shè)片內(nèi)總線片外總線

按相對(duì)CPU的位置按層次結(jié)構(gòu)（1）單總線結(jié)構(gòu)CPUMMI/OI/OI/O缺點(diǎn)：高速的存儲(chǔ)器與低速的I/O接口競(jìng)爭(zhēng)總線，影響了存儲(chǔ)器的讀寫(xiě)速度3、系統(tǒng)總線的結(jié)構(gòu)（2）多總線結(jié)構(gòu)面向CPU的雙總線結(jié)構(gòu)面向主存的雙總線結(jié)構(gòu)雙總線結(jié)構(gòu)多總線結(jié)構(gòu)雙總線結(jié)構(gòu)面向CPU的雙總線結(jié)構(gòu)CPUMI/OI/OI/O缺點(diǎn)：存儲(chǔ)器與I/O設(shè)備的數(shù)據(jù)傳輸必須通過(guò)CPU面向存儲(chǔ)器的雙總線結(jié)構(gòu)CPUMI/OI/OI/O多總線結(jié)構(gòu)系統(tǒng)中擁有兩個(gè)以上的總線

6.1.28086的兩種工作方式

8086微處理器采用40條引腳的雙列直插式封裝。采用分時(shí)復(fù)用的地址/數(shù)據(jù)總線，其部分引腳具有兩種功能。8086微處理器有兩種工作方式：1、最小工作方式：最小模式是由單微處理器組成的小系統(tǒng)，在這種方式中，有8086CPU直接產(chǎn)生小系統(tǒng)（存儲(chǔ)器和I/O）所需要的全部控制信號(hào)。這種模式是單處理機(jī)模式，控制信號(hào)較少，一般可不必外接總線控制器。最小模式下的連接示意圖8086CPU??控制總線數(shù)據(jù)總線地址總線地址鎖存器數(shù)據(jù)總線緩沖器ALE時(shí)鐘發(fā)生器8284A地址/數(shù)據(jù)82868282Vcc

MN/MXDENDT/R2、最大工作方式：

最大模式用于實(shí)現(xiàn)多微處理器系統(tǒng)，在這種工作方式中，8086CPU不直接提供用于存儲(chǔ)器或I/O讀寫(xiě)的讀寫(xiě)命令等控制信號(hào)，而是將當(dāng)前要執(zhí)行的傳送操作類型編碼為3個(gè)狀態(tài)。此為多處理機(jī)模式，控制信號(hào)較多，CPU必須通過(guò)總線控制器與總線相連來(lái)產(chǎn)生這些控制信號(hào)。注：80286以后的CPU不再區(qū)分這兩種工作模式。最大模式下的連接示意圖8088CPU數(shù)據(jù)總線地址總線地址鎖存器數(shù)據(jù)總線緩沖器時(shí)鐘發(fā)生器總線控制器控制總線8284A8288ALECLK

MN/MX82828286GND8288總線控制器最大模式下，8288總線控制器產(chǎn)生某些CPU不再提供的控制信號(hào)。8288產(chǎn)生的信號(hào)包括：獨(dú)立的I/O控制命令：IORC、IOWC獨(dú)立的存儲(chǔ)器控制命令：MRDC、MWTC中斷響應(yīng)信號(hào)和總線控制信號(hào)以上三組信號(hào)取代了最小模式的：ALE、WR、M/IO、DT/R、DEN、INTA8288總線控制器邏輯框圖控制邏輯命令信號(hào)產(chǎn)生器控制信號(hào)產(chǎn)生器狀態(tài)譯碼器S0S1S2CLKAENCENIOBDT/RDENMCE/PDENALEMCE/PDEN:PIC主控級(jí)連/IO設(shè)備數(shù)據(jù)輸出控制信號(hào)IOB=0時(shí)，PIC主控級(jí)連；否則，用于允許I/O總線收發(fā)器MRDC（MEMR）MWTC（MEMW）AMWCIORC（IOR）IOWC（IOW）AIOWCINTA（INTA）6.1.38086CPU的引線及功能1、引腳定義的方法：每個(gè)引腳只傳送一種信息（如RD）電平的高低代表不同的含義（如M/IO）在不同模式下有不同的名稱和定義（如WR/LOCK）分時(shí)復(fù)用引腳（如AD15～AD0）引腳的輸入、輸出分別傳送不同的信息（如RQ/GT0）2、最小模式下的主要引線MN/MX工作模式控制=0（接地）：工作于最大模式；=1（接Vcc）：工作于最小模式。1）地址總線、數(shù)據(jù)總線：AD15～AD0：三態(tài)地址/數(shù)據(jù)復(fù)用引腳。ALE=1時(shí)作為地址線A16～A0，ALE=0時(shí)作為數(shù)據(jù)線D16～D0。傳送地址時(shí)為輸出，傳送數(shù)據(jù)時(shí)為雙向。A19-A16/S6-S3：輸出，三態(tài)地址/狀態(tài)復(fù)用引腳。ALE=1時(shí)作為地址線A19～A16，ALE=0時(shí)作為控制信號(hào)。2）控制總線：WR：輸出，三態(tài)寫(xiě)選通信號(hào)，表示CPU正在寫(xiě)數(shù)據(jù)到MEM或I/O設(shè)備。RD：輸出，三態(tài)讀信號(hào)，表示CPU正在從總線上讀來(lái)自于MEM或I/O設(shè)備的數(shù)據(jù)。M/IO：輸出，三態(tài)區(qū)分是讀寫(xiě)存儲(chǔ)器還是讀寫(xiě)I/O端口（即地址總線上的地址是存儲(chǔ)器地址還是I/O端口地址）。DEN：輸出，三態(tài)數(shù)據(jù)總線允許信號(hào)。用來(lái)打開(kāi)外部數(shù)據(jù)總線緩沖器。表示CPU準(zhǔn)備好接收和發(fā)送數(shù)據(jù)DT/R：輸出，三態(tài)表明CPU正在傳送還是接收數(shù)據(jù)，用來(lái)作為外部數(shù)據(jù)總線緩沖器的方向控制；ALE：輸出地址鎖存允許信號(hào)，表示地址/數(shù)據(jù)總線上傳輸?shù)氖堑刂沸盘?hào)。以上三個(gè)信號(hào)的用法見(jiàn)下頁(yè)圖數(shù)據(jù)/地址分離電路(最小模式)8282或’3738086BHE/S7A19-A16/S6-S3AD15-AD0OE8286或’245OEDIRD15-D0DT/RALESTBA19-A0BHE地址總線數(shù)據(jù)總線DENCPU總線系統(tǒng)總線總線電路中常用的芯片三態(tài)總線驅(qū)動(dòng)器驅(qū)動(dòng)、隔離單向、雙向鎖存器信息緩存（有些同時(shí)具有總線驅(qū)動(dòng)能力）信息分離（如地址與數(shù)據(jù)的分離）三態(tài)總線驅(qū)動(dòng)器輸入輸出OE輸入輸出OE輸入輸出OE輸入輸出OE典型總線驅(qū)動(dòng)器芯片8286/74LS245——8雙向總線驅(qū)動(dòng)器內(nèi)部包含8個(gè)雙向三態(tài)門828674LS245A0A1A2A3A4A5A6A7OEB0B1B2B3B4B5B6B7TOE：輸出允許。

T：方向。

T=0，B→A；T=1，A→B74LS244——8總線驅(qū)動(dòng)器內(nèi)部包含8個(gè)單向三態(tài)門，分為兩組分別控制74LS244E1E21A11A21A31A42A12A22A32A41Y11Y21Y31Y42Y12Y22Y32Y41組輸出2組輸出1組輸入2組輸入鎖存器DCPQQCPDQQ001110DCPQOEOCPDQ0011ISTB典型鎖存器芯片8282/74LS373——具有三態(tài)正相輸出的鎖存器內(nèi)部包含8個(gè)D觸發(fā)器828274LS3738D鎖存器DI0DI1DI2DI3DI4DI5DI6DI7STBDO0DO1DO2DO3DO4DO5DO6DO7OERESET：輸入復(fù)位信號(hào)，保持4個(gè)以上時(shí)鐘周期的高電平時(shí)將引起CPU進(jìn)入復(fù)位過(guò)程（IP、DS、ES、SS、標(biāo)志寄存器和指令隊(duì)列清0，并從存儲(chǔ)單元0FFFFH開(kāi)始執(zhí)行指令）；BHE/S7：輸出高8位數(shù)據(jù)總線允許。在讀/寫(xiě)操作期間允許高8位數(shù)據(jù)總線D15～D8有效（即讀/寫(xiě)數(shù)據(jù)的高8位）。READY：輸入準(zhǔn)備就緒。用于與存儲(chǔ)器或I/O接口的同步。=0時(shí)CPU進(jìn)入等待狀態(tài)（插入1個(gè)或多個(gè)等待周期）。READY引腳的作用總線周期T2T1T3T4時(shí)鐘周期總線周期T2T1T3TwaitT4標(biāo)準(zhǔn)總線周期增加了等待狀態(tài)的總線周期若在T3周期上升沿檢測(cè)到READY=0，將插入等待周期，插入的個(gè)數(shù)取決于READY何時(shí)變?yōu)?。采樣3）中斷請(qǐng)求和響應(yīng)信號(hào)INTR：輸入可屏蔽中斷請(qǐng)求輸入端，CPU要檢查IF狀態(tài)NMI：輸入非屏蔽中斷請(qǐng)求輸入端，CPU不檢查IF狀態(tài)INTA：輸出中斷響應(yīng)信號(hào)，表示CPU已進(jìn)入中斷響應(yīng)周期。此信號(hào)常用來(lái)選通中斷向量號(hào)。4）總線保持信號(hào)HOLD：輸入總線保持請(qǐng)求。用來(lái)直接存儲(chǔ)器存取(DMA)。當(dāng)CPU以外的其他設(shè)備要求占用總線以便訪問(wèn)存儲(chǔ)器時(shí)，通過(guò)此引腳向CPU發(fā)出請(qǐng)求。HOLD=1時(shí)，CPU停止執(zhí)行指令，并將地址/數(shù)據(jù)總線和控制總線中的所有三態(tài)控制線置為高阻狀態(tài)。HLDA：輸出總線保持響應(yīng)。CPU對(duì)HOLD信號(hào)的響應(yīng)信號(hào)。指示CPU已進(jìn)入保持狀態(tài)。5）其他信號(hào)：TEST：輸入測(cè)試信號(hào)。執(zhí)行WAIT指令時(shí)將測(cè)試此引腳的狀態(tài)。=0時(shí)，WAIT指令相當(dāng)于空操作(NOP)。=1時(shí)，WAIT指令將重復(fù)測(cè)試直到它變?yōu)?。通常此引腳與8087算術(shù)協(xié)處理器相連。CLK：輸入時(shí)鐘引腳。為CPU提供基本的定時(shí)信號(hào)。占空比必須為33％(高1/3，低2/3)。6.28086系統(tǒng)總線時(shí)序時(shí)序的概念：CPU各引腳信號(hào)在時(shí)間上的關(guān)系?？偩€周期：CPU完成一次訪問(wèn)內(nèi)存(或接口)操作所需要的時(shí)間。一個(gè)總線周期至少包括4個(gè)時(shí)鐘周期。時(shí)鐘周期：由時(shí)鐘發(fā)生器產(chǎn)生。是計(jì)算機(jī)內(nèi)部最小的時(shí)間單位，用Ti表示。1、總線周期中各時(shí)鐘周期的操作T1周期CPU向存儲(chǔ)器或I/O發(fā)送地址CPU向地址/數(shù)據(jù)分離器（地址鎖存器）發(fā)送ALE信號(hào)T2周期給存儲(chǔ)器或I/O發(fā)送寫(xiě)入的數(shù)據(jù)測(cè)試READY引腳狀態(tài)，以決定是否插入等待周期發(fā)出RD或WR信號(hào)讀/寫(xiě)總線周期的信號(hào)波形見(jiàn)下頁(yè)圖。T3周期等待存儲(chǔ)器或I/O存取數(shù)據(jù)完成使數(shù)據(jù)在CPU與存儲(chǔ)器或I/O之間傳輸，將數(shù)據(jù)放到系統(tǒng)數(shù)據(jù)總線上T4周期寫(xiě)入數(shù)據(jù)

數(shù)據(jù)寫(xiě)入存儲(chǔ)器時(shí)的總線操作

——寫(xiě)總線周期①由ALE信號(hào)將地址鎖存到地址鎖存器②DEN=0并且DT/R=1時(shí)打開(kāi)總線緩沖器，將其放到系統(tǒng)數(shù)據(jù)總線上③此信號(hào)與M/IO信號(hào)共同構(gòu)