第六章 微處理器8086的總線結構與時序

第6章

微處理器8086的總線結構

和時序movax,12hcalldisplayJmp1234h6.18086系統(tǒng)總線結構6.1.1系統(tǒng)總線及結構1、總線：是一組導線和相關的控制、驅動電路的集合。是計算機系統(tǒng)各部件之間傳輸?shù)刂?、?shù)據(jù)和控制信息的公共通道。地址總線（AB）數(shù)據(jù)總線（DB）控制總線（CB）2、總線分類

CPU總線：CPU

其他部件系統(tǒng)總線：主機I/O接口外部總線：微機外設片內總線片外總線

按相對CPU的位置按層次結構（1）單總線結構CPUMMI/OI/OI/O缺點：高速的存儲器與低速的I/O接口競爭總線，影響了存儲器的讀寫速度3、系統(tǒng)總線的結構（2）多總線結構面向CPU的雙總線結構面向主存的雙總線結構雙總線結構多總線結構雙總線結構面向CPU的雙總線結構CPUMI/OI/OI/O缺點：存儲器與I/O設備的數(shù)據(jù)傳輸必須通過CPU面向存儲器的雙總線結構CPUMI/OI/OI/O多總線結構系統(tǒng)中擁有兩個以上的總線

6.1.28086的兩種工作方式

8086微處理器采用40條引腳的雙列直插式封裝。采用分時復用的地址/數(shù)據(jù)總線，其部分引腳具有兩種功能。8086微處理器有兩種工作方式：1、最小工作方式：最小模式是由單微處理器組成的小系統(tǒng)，在這種方式中，有8086CPU直接產生小系統(tǒng)（存儲器和I/O）所需要的全部控制信號。這種模式是單處理機模式，控制信號較少，一般可不必外接總線控制器。最小模式下的連接示意圖8086CPU??控制總線數(shù)據(jù)總線地址總線地址鎖存器數(shù)據(jù)總線緩沖器ALE時鐘發(fā)生器8284A地址/數(shù)據(jù)82868282Vcc

MN/MXDENDT/R2、最大工作方式：

最大模式用于實現(xiàn)多微處理器系統(tǒng)，在這種工作方式中，8086CPU不直接提供用于存儲器或I/O讀寫的讀寫命令等控制信號，而是將當前要執(zhí)行的傳送操作類型編碼為3個狀態(tài)。此為多處理機模式，控制信號較多，CPU必須通過總線控制器與總線相連來產生這些控制信號。注：80286以后的CPU不再區(qū)分這兩種工作模式。最大模式下的連接示意圖8088CPU數(shù)據(jù)總線地址總線地址鎖存器數(shù)據(jù)總線緩沖器時鐘發(fā)生器總線控制器控制總線8284A8288ALECLK

MN/MX82828286GND8288總線控制器最大模式下，8288總線控制器產生某些CPU不再提供的控制信號。8288產生的信號包括：獨立的I/O控制命令：IORC、IOWC獨立的存儲器控制命令：MRDC、MWTC中斷響應信號和總線控制信號以上三組信號取代了最小模式的：ALE、WR、M/IO、DT/R、DEN、INTA8288總線控制器邏輯框圖控制邏輯命令信號產生器控制信號產生器狀態(tài)譯碼器S0S1S2CLKAENCENIOBDT/RDENMCE/PDENALEMCE/PDEN:PIC主控級連/IO設備數(shù)據(jù)輸出控制信號IOB=0時，PIC主控級連；否則，用于允許I/O總線收發(fā)器MRDC（MEMR）MWTC（MEMW）AMWCIORC（IOR）IOWC（IOW）AIOWCINTA（INTA）6.1.38086CPU的引線及功能1、引腳定義的方法：每個引腳只傳送一種信息（如RD）電平的高低代表不同的含義（如M/IO）在不同模式下有不同的名稱和定義（如WR/LOCK）分時復用引腳（如AD15～AD0）引腳的輸入、輸出分別傳送不同的信息（如RQ/GT0）2、最小模式下的主要引線MN/MX工作模式控制=0（接地）：工作于最大模式；=1（接Vcc）：工作于最小模式。1）地址總線、數(shù)據(jù)總線：AD15～AD0：三態(tài)地址/數(shù)據(jù)復用引腳。ALE=1時作為地址線A16～A0，ALE=0時作為數(shù)據(jù)線D16～D0。傳送地址時為輸出，傳送數(shù)據(jù)時為雙向。A19-A16/S6-S3：輸出，三態(tài)地址/狀態(tài)復用引腳。ALE=1時作為地址線A19～A16，ALE=0時作為控制信號。2）控制總線：WR：輸出，三態(tài)寫選通信號，表示CPU正在寫數(shù)據(jù)到MEM或I/O設備。RD：輸出，三態(tài)讀信號，表示CPU正在從總線上讀來自于MEM或I/O設備的數(shù)據(jù)。M/IO：輸出，三態(tài)區(qū)分是讀寫存儲器還是讀寫I/O端口（即地址總線上的地址是存儲器地址還是I/O端口地址）。DEN：輸出，三態(tài)數(shù)據(jù)總線允許信號。用來打開外部數(shù)據(jù)總線緩沖器。表示CPU準備好接收和發(fā)送數(shù)據(jù)DT/R：輸出，三態(tài)表明CPU正在傳送還是接收數(shù)據(jù)，用來作為外部數(shù)據(jù)總線緩沖器的方向控制；ALE：輸出地址鎖存允許信號，表示地址/數(shù)據(jù)總線上傳輸?shù)氖堑刂沸盘枴Ｒ陨先齻€信號的用法見下頁圖數(shù)據(jù)/地址分離電路(最小模式)8282或’3738086BHE/S7A19-A16/S6-S3AD15-AD0OE8286或’245OEDIRD15-D0DT/RALESTBA19-A0BHE地址總線數(shù)據(jù)總線DENCPU總線系統(tǒng)總線總線電路中常用的芯片三態(tài)總線驅動器驅動、隔離單向、雙向鎖存器信息緩存（有些同時具有總線驅動能力）信息分離（如地址與數(shù)據(jù)的分離）三態(tài)總線驅動器輸入輸出OE輸入輸出OE輸入輸出OE輸入輸出OE典型總線驅動器芯片8286/74LS245——8雙向總線驅動器內部包含8個雙向三態(tài)門828674LS245A0A1A2A3A4A5A6A7OEB0B1B2B3B4B5B6B7TOE：輸出允許。

T：方向。

T=0，B→A；T=1，A→B74LS244——8總線驅動器內部包含8個單向三態(tài)門，分為兩組分別控制74LS244E1E21A11A21A31A42A12A22A32A41Y11Y21Y31Y42Y12Y22Y32Y41組輸出2組輸出1組輸入2組輸入鎖存器DCPQQCPDQQ001110DCPQOEOCPDQ0011ISTB典型鎖存器芯片8282/74LS373——具有三態(tài)正相輸出的鎖存器內部包含8個D觸發(fā)器828274LS3738D鎖存器DI0DI1DI2DI3DI4DI5DI6DI7STBDO0DO1DO2DO3DO4DO5DO6DO7OERESET：輸入復位信號，保持4個以上時鐘周期的高電平時將引起CPU進入復位過程（IP、DS、ES、SS、標志寄存器和指令隊列清0，并從存儲單元0FFFFH開始執(zhí)行指令）；BHE/S7：輸出高8位數(shù)據(jù)總線允許。在讀/寫操作期間允許高8位數(shù)據(jù)總線D15～D8有效（即讀/寫數(shù)據(jù)的高8位）。READY：輸入準備就緒。用于與存儲器或I/O接口的同步。=0時CPU進入等待狀態(tài)（插入1個或多個等待周期）。READY引腳的作用總線周期T2T1T3T4時鐘周期總線周期T2T1T3TwaitT4標準總線周期增加了等待狀態(tài)的總線周期若在T3周期上升沿檢測到READY=0，將插入等待周期，插入的個數(shù)取決于READY何時變?yōu)?。采樣3）中斷請求和響應信號INTR：輸入可屏蔽中斷請求輸入端，CPU要檢查IF狀態(tài)NMI：輸入非屏蔽中斷請求輸入端，CPU不檢查IF狀態(tài)INTA：輸出中斷響應信號，表示CPU已進入中斷響應周期。此信號常用來選通中斷向量號。4）總線保持信號HOLD：輸入總線保持請求。用來直接存儲器存取(DMA)。當CPU以外的其他設備要求占用總線以便訪問存儲器時，通過此引腳向CPU發(fā)出請求。HOLD=1時，CPU停止執(zhí)行指令，并將地址/數(shù)據(jù)總線和控制總線中的所有三態(tài)控制線置為高阻狀態(tài)。HLDA：輸出總線保持響應。CPU對HOLD信號的響應信號。指示CPU已進入保持狀態(tài)。5）其他信號：TEST：輸入測試信號。執(zhí)行WAIT指令時將測試此引腳的狀態(tài)。=0時，WAIT指令相當于空操作(NOP)。=1時，WAIT指令將重復測試直到它變?yōu)?。通常此引腳與8087算術協(xié)處理器相連。CLK：輸入時鐘引腳。為CPU提供基本的定時信號。占空比必須為33％(高1/3，低2/3)。6.28086系統(tǒng)總線時序時序的概念：CPU各引腳信號在時間上的關系?？偩€周期：CPU完成一次訪問內存(或接口)操作所需要的時間。一個總線周期至少包括4個時鐘周期。時鐘周期：由時鐘發(fā)生器產生。是計算機內部最小的時間單位，用Ti表示。1、總線周期中各時鐘周期的操作T1周期CPU向存儲器或I/O發(fā)送地址CPU向地址/數(shù)據(jù)分離器（地址鎖存器）發(fā)送ALE信號T2周期給存儲器或I/O發(fā)送寫入的數(shù)據(jù)測試READY引腳狀態(tài)，以決定是否插入等待周期發(fā)出RD或WR信號讀/寫總線周期的信號波形見下頁圖。T3周期等待存儲器或I/O存取數(shù)據(jù)完成使數(shù)據(jù)在CPU與存儲器或I/O之間傳輸，將數(shù)據(jù)放到系統(tǒng)數(shù)據(jù)總線上T4周期寫入數(shù)據(jù)

數(shù)據(jù)寫入存儲器時的總線操作

——寫總線周期①由ALE信號將地址鎖存到地址鎖存器②DEN=0并且DT/R=1時打開總線緩沖器，將其放到系統(tǒng)數(shù)據(jù)總線上③此信號與M/IO信號共同構