計(jì)算機(jī)組成原理課件第三章

計(jì)算機(jī)組成原理——呂強(qiáng)3.1存儲(chǔ)器概述3.2SRAM存儲(chǔ)器3.3DRAM存儲(chǔ)區(qū)3.4只讀存儲(chǔ)器和閃速存儲(chǔ)器3.5并行存儲(chǔ)區(qū)3.6cache存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系第三章內(nèi)部存儲(chǔ)器3.1.1存儲(chǔ)器的分類3.1.2存儲(chǔ)器的分級(jí)3.1.3主存儲(chǔ)區(qū)的技術(shù)指標(biāo)2023/2/3信息工程學(xué)院軟件工程系3.1存儲(chǔ)器概述按存儲(chǔ)介質(zhì)分類：磁表面/半導(dǎo)體存儲(chǔ)器按存取方式分類：隨機(jī)/順序存?。ù艓В┌醋x寫功能分類：ROM，RAMRAM：雙極型/MOSROM：MROM/PROM/EPROM/EEPROM按信息的可保存性分類：永久性和非永久性的按存儲(chǔ)器系統(tǒng)中的作用分類：主/輔/緩/控2023/2/3信息工程學(xué)院軟件工程系3.1.1存儲(chǔ)器的分類目前存儲(chǔ)器的特點(diǎn)是：速度快的存儲(chǔ)器價(jià)格貴，容量小；價(jià)格低的存儲(chǔ)器速度慢，容量大。

在計(jì)算機(jī)存儲(chǔ)器體系結(jié)構(gòu)設(shè)計(jì)時(shí)，我們希望存儲(chǔ)器系統(tǒng)的性能高、價(jià)格低，那么在存儲(chǔ)器系統(tǒng)設(shè)計(jì)時(shí)，應(yīng)當(dāng)在存儲(chǔ)器容量，速度和價(jià)格方面的因素作折中考慮，建立了分層次的存儲(chǔ)器體系結(jié)構(gòu)如下圖所示。2023/2/3信息工程學(xué)院軟件工程系3.1.2存儲(chǔ)器的分級(jí)高速緩沖存儲(chǔ)器簡稱cache，它是計(jì)算機(jī)系統(tǒng)中的一個(gè)高

速小容量半導(dǎo)體存儲(chǔ)器。主存儲(chǔ)器簡稱主存，是計(jì)算

機(jī)系統(tǒng)的主要存儲(chǔ)器，用來存

放計(jì)算機(jī)運(yùn)行期間的大量程序

和數(shù)據(jù)。外存儲(chǔ)器簡稱外存，它是大

容量輔助存儲(chǔ)器。2023/2/3信息工程學(xué)院軟件工程系3.1.2存儲(chǔ)器的分級(jí)2023/2/3信息工程學(xué)院軟件工程系字存儲(chǔ)單元：存放一個(gè)機(jī)器字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址。字節(jié)存儲(chǔ)單元：存放一個(gè)字節(jié)的單元，相應(yīng)的地址稱為字節(jié)地址。存儲(chǔ)容量：指一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)。存儲(chǔ)容量越大，能存儲(chǔ)的信息就越多。存取時(shí)間又稱存儲(chǔ)器訪問時(shí)間：指一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時(shí)間。通常取寫操作時(shí)間等于讀操作時(shí)間，故稱為存儲(chǔ)器存取時(shí)間。存儲(chǔ)周期：指連續(xù)啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其時(shí)間單位為ns。存儲(chǔ)器帶寬：單位時(shí)間里存儲(chǔ)器所存取的信息量，通常以位/秒或字節(jié)/秒做度量單位。2023/2/3信息工程學(xué)院軟件工程系3.1.3主存儲(chǔ)器的技術(shù)指標(biāo)3.2.1基本的靜態(tài)存儲(chǔ)元陣列3.2.2基本的SRAM邏輯結(jié)構(gòu)3.2.3讀/寫周期波形圖主存（內(nèi)部存儲(chǔ)器）是半導(dǎo)體存儲(chǔ)器。根據(jù)信息存儲(chǔ)的機(jī)理不同可以分為兩類：靜態(tài)讀寫存儲(chǔ)器(SRAM)：存取速度快動(dòng)態(tài)讀寫存儲(chǔ)器(DRAM)：存儲(chǔ)容量不如DRAM大。2023/2/3信息工程學(xué)院軟件工程系3.2SRAM存儲(chǔ)器1、存儲(chǔ)位元2、三組信號(hào)線地址線數(shù)據(jù)線行線列線控制線2023/2/3信息工程學(xué)院軟件工程系3.2.1基本的靜態(tài)存儲(chǔ)元陣列2023/2/3信息工程學(xué)院軟件工程系SRAM芯大多采用雙譯碼方式，以便組織更大的存儲(chǔ)容量。采用了二級(jí)譯碼：將地址分成x向、y向兩部分如圖所示2023/2/3信息工程學(xué)院軟件工程系3.2.2基本的SRAM邏輯結(jié)構(gòu)2023/2/3信息工程學(xué)院軟件工程系存儲(chǔ)體（256×128×8）通常把各個(gè)字的同一個(gè)字的同一位集成在一個(gè)芯片（32K×1）中，32K位排成256×128的矩陣。8個(gè)片子就可以構(gòu)成32KB。地址譯碼器采用雙譯碼的方式（減少選擇線的數(shù)目）。A0~A7為行地址譯碼線A8~A14為列地址譯碼線2023/2/3信息工程學(xué)院軟件工程系3.2.2基本的SRAM邏輯結(jié)構(gòu)讀與寫的互鎖邏輯控制信號(hào)中CS是片選信號(hào)，CS有效時(shí)（低電平），門G1、G2均被打開。OE為讀出使能信號(hào)，OE有效時(shí)（低電平），門G2開啟，當(dāng)寫命令WE=1時(shí)（高電平），門G1關(guān)閉，存儲(chǔ)器進(jìn)行讀操作。寫操作時(shí)，WE=0，門G1開啟，門G2關(guān)閉。注意，門G1和G2是互鎖的，一個(gè)開啟時(shí)另一個(gè)必定關(guān)閉，這樣保證了讀時(shí)不寫，寫時(shí)不讀。2023/2/3信息工程學(xué)院軟件工程系3.2.2基本的SRAM邏輯結(jié)構(gòu)讀周期讀出時(shí)間Taq讀周期時(shí)間Trc寫周期寫周期時(shí)間Twc寫時(shí)間twd存取周期讀周期時(shí)間Trc=寫時(shí)間twd2023/2/3信息工程學(xué)院軟件工程系3.2.3讀/寫周期波形圖2023/2/3信息工程學(xué)院軟件工程系[例1]圖3.5(a)是SRA的寫入時(shí)序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲(chǔ)器。請(qǐng)指出圖3.5(a)寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖。2023/2/3信息工程學(xué)院軟件工程系2023/2/3信息工程學(xué)院軟件工程系3.3.1DRAM存儲(chǔ)位元的記憶原理3.3.2DRAM芯片的邏輯結(jié)構(gòu)3.3.3讀/寫周期、刷新時(shí)間3.3.4存儲(chǔ)器容量的擴(kuò)充3.3.5高級(jí)的DRAM結(jié)構(gòu)3.3.6DRAM主存讀/寫的正確性校驗(yàn)2023/2/3信息工程學(xué)院軟件工程系3.3DRAM存儲(chǔ)器

SRAM存儲(chǔ)器的存儲(chǔ)位元是一個(gè)觸發(fā)器，它具有兩個(gè)穩(wěn)定的狀態(tài)。而DRAM存儲(chǔ)器的存儲(chǔ)位元是由一個(gè)MOS晶體管和電容器組成的記憶電路，如圖3.6所示。2023/2/3信息工程學(xué)院軟件工程系3.3.1DRAM存儲(chǔ)位元的記憶原理2023/2/3信息工程學(xué)院軟件工程系3.3.1DRAM存儲(chǔ)位元的記憶原理2023/2/3信息工程學(xué)院軟件工程系下面我們通過一個(gè)例子來看一下動(dòng)態(tài)存儲(chǔ)器的邏輯結(jié)構(gòu)如圖。圖3.7(a)示出1M×4位DRAM芯片的管腳圖，其中有兩個(gè)電源腳、兩個(gè)地線腳，為了對(duì)稱，還有一個(gè)空腳（NC）。圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲(chǔ)器容量很大，地址線寬度相應(yīng)要增加，這勢必增加芯片地址線的管腳數(shù)目。為避免這種情況，采取的辦法是分時(shí)傳送地址碼。若地址總線寬度為10位，先傳送地址碼A0～A9，由行選通信號(hào)RAS打入到行地址鎖存器；然后傳送地址碼A10～A19，由列選通信號(hào)CRS打入到列地址鎖存器。芯片內(nèi)部兩部分合起來，地址線寬度達(dá)20位，存儲(chǔ)容量為1M×4位。增加了刷新計(jì)數(shù)器和相應(yīng)的控制電路。DRAM讀出后必須刷新，而未讀寫的存儲(chǔ)元也要定期刷新，而且要按行刷新，所以刷新計(jì)數(shù)器的長度等于行地址鎖存器。刷新操作與讀/寫操作是交替進(jìn)行的，所以通過2選1多路開關(guān)來提供刷新行地址或正常讀/寫的行地址。2023/2/3信息工程學(xué)院軟件工程系3.3.2DRAM芯片的邏輯結(jié)構(gòu)2023/2/3信息工程學(xué)院軟件工程系3.3.2DRAM芯片的邏輯結(jié)構(gòu)2023/2/3信息工程學(xué)院軟件工程系1、讀/寫周期

讀周期、寫周期的定義是從行選通信號(hào)RAS下降沿開始，到下一個(gè)RAS信號(hào)的下降沿為止的時(shí)間，也就是連續(xù)兩個(gè)讀周期的時(shí)間間隔。通常為控制方便，讀周期和寫周期時(shí)間相等。2023/2/3信息工程學(xué)院軟件工程系3.3.3讀/寫周期、刷新周期2023/2/3信息工程學(xué)院軟件工程系2、刷新周期刷新周期：DRAM存儲(chǔ)位元是基于電容器上的電荷量存儲(chǔ)，這個(gè)電荷量隨著時(shí)間和溫度而減少，因此必須定期地刷新，以保持它們?cè)瓉碛洃浀恼_信息。刷新操作有兩種刷新方式：集中式刷新:DRAM的所有行在每一個(gè)刷新周期中都被刷新。例如刷新周期為8ms的內(nèi)存來說，所有行的集中式刷新必須每隔8ms進(jìn)行一次。為此將8ms時(shí)間分為兩部分：前一段時(shí)間進(jìn)行正常的讀/寫操作，后一段時(shí)間（8ms至正常讀/寫周期時(shí)間）做為集中刷新操作時(shí)間。分散式刷新:每一行的刷新插入到正常的讀/寫周期之中。例如p72圖3.7所示的DRAM有1024行，如果刷新周期為8ms，則每一行必須每隔8ms÷1024=7.8us進(jìn)行一次。2023/2/3信息工程學(xué)院軟件工程系3.3.3讀/寫周期、刷新周期1、字長位數(shù)擴(kuò)展

給定的芯片字長位數(shù)較短，不滿足設(shè)計(jì)要求的存儲(chǔ)器字長，此時(shí)需要用多片給定芯片擴(kuò)展字長位數(shù)。三組信號(hào)線中，地址線和控制線公用而數(shù)據(jù)線單獨(dú)分開連接。

d=設(shè)計(jì)要求的存儲(chǔ)器容量/選擇芯片存儲(chǔ)器容量2023/2/3信息工程學(xué)院軟件工程系3.3.4存儲(chǔ)器容量的擴(kuò)充解：所需芯片數(shù)量=(1M×8)/(1M×4)=2(片)

設(shè)計(jì)的存儲(chǔ)器字長為8位，存儲(chǔ)器容量不變。連接的三組信號(hào)線與例相似，即地址線、控制線公用，數(shù)據(jù)線分高4位、低4位，但數(shù)據(jù)線是雙向的，與SRAM芯片的I/O端相連接。見書上圖3.9所示。2023/2/3信息工程學(xué)院軟件工程系[例2]利用1M×4位的SRAM芯片，設(shè)計(jì)一個(gè)存儲(chǔ)容量為1M×8位的SRAM存儲(chǔ)器。2、字存儲(chǔ)容量擴(kuò)展

給定的芯片存儲(chǔ)容量較?。ㄗ?jǐn)?shù)少），不滿足設(shè)計(jì)要求的總存儲(chǔ)容量，此時(shí)需要用多片給定芯片來擴(kuò)展字?jǐn)?shù)。三組信號(hào)組中給定芯片的地址總線和數(shù)據(jù)總線公用，控制總線中R/W公用，使能端EN不能公用，它由地址總線的高位段譯碼來決定片選信號(hào)。所需芯片數(shù)仍由（d=設(shè)計(jì)要求的存儲(chǔ)器容量/選擇芯片存儲(chǔ)器容量）決定。2023/2/3信息工程學(xué)院軟件工程系3.3.4存儲(chǔ)器容量的擴(kuò)充解：所需芯片數(shù)d=（2M×8）/（1M×8）=2(片)

設(shè)計(jì)的存儲(chǔ)器見書上圖3.10所示。字長位數(shù)不變，地址總線A0~A19同時(shí)連接到2片DRAM的地址輸入端，地址總線最高位有A20、A20，分別作為兩片DRAM的片選信號(hào)，兩個(gè)芯片不會(huì)同時(shí)工作。2023/2/3信息工程學(xué)院軟件工程系[例3]用1M×8位的DRAM芯片設(shè)計(jì)2M×8位的DRAM存儲(chǔ)器3、存儲(chǔ)器模塊條存儲(chǔ)器通常以插槽用模塊條形式供應(yīng)市場。這種模塊條常稱為內(nèi)存條，它們是在一個(gè)條狀形的小印制電路板上，用一定數(shù)量的存儲(chǔ)器芯片，組成一個(gè)存儲(chǔ)容量固定的存儲(chǔ)模塊。如圖所示。內(nèi)存條有30腳、72腳、100腳、144腳、168腳等多種形式。30腳內(nèi)存條設(shè)計(jì)成8位數(shù)據(jù)線，存儲(chǔ)容量從256KB～32MB。72腳內(nèi)存條設(shè)計(jì)成32位數(shù)據(jù)總線100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線又用于64位數(shù)據(jù)總線，存儲(chǔ)容量從4MB～512MB。2023/2/3信息工程學(xué)院軟件工程系3.3.4存儲(chǔ)器容量的擴(kuò)充1、FPMDRAM

快速頁模式動(dòng)態(tài)存儲(chǔ)器，它是根據(jù)程序的局部性原理來實(shí)現(xiàn)的。讀周期和寫周期中，為了尋找一個(gè)確定的存儲(chǔ)單元地址，首先由低電平的行選通信號(hào)RAS確定行地址，然后由低電平的列選信號(hào)CAS確定列地址。下一次尋找操作，也是由RAS選定行地址，CAS選定列地址，依此類推，如下圖所示。2023/2/3信息工程學(xué)院軟件工程系3.3.5高級(jí)的DRAM結(jié)構(gòu)2023/2/3信息工程學(xué)院軟件工程系2、CDRAM

CDRAM稱為帶高速緩沖存儲(chǔ)器（cache）的動(dòng)態(tài)存儲(chǔ)器，它是在通常的DRAM芯片內(nèi)又集成了一個(gè)小容量的SRAM，從而使DRAM芯片的性能得到顯著改進(jìn)。如圖所示出1M×4位CDRAM

芯片的結(jié)構(gòu)框圖，

其中SRAM為

512×4位。2023/2/3信息工程學(xué)院軟件工程系3.3.5高級(jí)的DRAM結(jié)構(gòu)2023/2/3信息工程學(xué)院軟件工程系3、SDRAM

SDRAM稱為同步型動(dòng)態(tài)存儲(chǔ)器。計(jì)算機(jī)系統(tǒng)中的CPU使用的是系統(tǒng)時(shí)鐘，SDRAM的操作要求與系統(tǒng)時(shí)鐘相同步，在系統(tǒng)時(shí)鐘的控制下從CPU獲得地址、數(shù)據(jù)和控制信息。換句話說，它與CPU的數(shù)據(jù)交換同步于外部的系統(tǒng)時(shí)鐘信號(hào)，并且以CPU/存儲(chǔ)器總線的最高速度運(yùn)行，而不需要插入等待狀態(tài)。其原理和時(shí)序關(guān)系見下一頁圖和動(dòng)畫。2023/2/3信息工程學(xué)院軟件工程系3.3.5高級(jí)的DRAM結(jié)構(gòu)2023/2/3信息工程學(xué)院軟件工程系[例4]CDRAM內(nèi)存條組成實(shí)例。l 一片CDRAM的容量為1M×4位，8片這樣的芯片可組成1M×32位4MB的存儲(chǔ)模塊，其組成如下圖所示。2023/2/3信息工程學(xué)院軟件工程系3.3.5高級(jí)的DRAM結(jié)構(gòu)2023/2/3信息工程學(xué)院軟件工程系

DRAM通常用做主存儲(chǔ)器，其讀寫操作的正確性與可靠性至關(guān)重要。為此除了正常的數(shù)據(jù)位寬度，還增加了附加位，用于讀/寫操作正確性校驗(yàn)。增加的附加位也要同數(shù)據(jù)位一起寫入DRAM中保存。其原理如圖所示。2023/2/3信息工程學(xué)院軟件工程系3.3.6DRAM主存讀/寫的正確性校驗(yàn)2023/2/3信息工程學(xué)院軟件工程系3.4.1只讀存儲(chǔ)器ROM3.4.2FALSH存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系3.4只讀存儲(chǔ)器和閃速存儲(chǔ)器

ROM叫做只讀存儲(chǔ)器。顧名思義，只讀的意思是在它工作時(shí)只能讀出，不能寫入。然而其中存儲(chǔ)的原始數(shù)據(jù)，必須在它工作以前寫入。只讀存儲(chǔ)器由于工作可靠，保密性強(qiáng)，在計(jì)算機(jī)系統(tǒng)中得到廣泛的應(yīng)用。主要有兩類：掩模ROM：掩模ROM實(shí)際上是一個(gè)存儲(chǔ)內(nèi)容固定的ROM，由生產(chǎn)廠家提供產(chǎn)品。可編程ROM：用戶后寫入內(nèi)容，有些可以多次寫入。一次性編程的PROM多次編程的EPROM和E2PROM。2023/2/3信息工程學(xué)院軟件工程系3.4.1只讀存儲(chǔ)器ROM1、掩模ROM（1）掩模ROM的陳列結(jié)構(gòu)和存儲(chǔ)元2023/2/3信息工程學(xué)院軟件工程系3.4.1只讀存儲(chǔ)器ROM2023/2/3信息工程學(xué)院軟件工程系1、掩模ROM(2)掩模ROM的邏輯符號(hào)和內(nèi)部邏輯框圖2023/2/3信息工程學(xué)院軟件工程系3.4.1只讀存儲(chǔ)器ROM2023/2/3信息工程學(xué)院軟件工程系2、可編程ROMEPROM叫做光擦除可編程可讀存儲(chǔ)器。它的存儲(chǔ)內(nèi)容可以根據(jù)需要寫入，當(dāng)需要更新時(shí)將原存儲(chǔ)內(nèi)容抹去，再寫入新的內(nèi)容?，F(xiàn)以浮柵雪崩注入型MOS管為存儲(chǔ)元的EPROM為例進(jìn)行說明，結(jié)構(gòu)如下圖所示。2023/2/3信息工程學(xué)院軟件工程系3.4.1只讀存儲(chǔ)器ROM2023/2/3信息工程學(xué)院軟件工程系2、可編程ROME2PROM存儲(chǔ)元EEPROM，叫做電擦除可編程只讀存儲(chǔ)器。其存儲(chǔ)元是一個(gè)具有兩個(gè)柵極的NMOS管，如圖(a)和(b)所示，G1是控制柵，它是一個(gè)浮柵，無引出線；G2是抹去柵，它有引出線。在G1柵和漏極D之間有一小面積的氧化層，其厚度極薄，可產(chǎn)生隧道效應(yīng)。如圖(c)所示，當(dāng)G2柵加20V正脈沖P1時(shí)，通過隧道效應(yīng)，電子由襯底注入到G1浮柵，相當(dāng)于存儲(chǔ)了“1”。利用此方法可將存儲(chǔ)器抹成全“1”狀態(tài)。2023/2/3信息工程學(xué)院軟件工程系3.4.1只讀存儲(chǔ)器ROM2023/2/3信息工程學(xué)院軟件工程系

FLASH存儲(chǔ)器也翻譯成閃速存儲(chǔ)器，它是高密度非失易失性的讀/寫存儲(chǔ)器。高密度意味著它具有巨大比特?cái)?shù)目的存儲(chǔ)容量。非易失性意味著存放的數(shù)據(jù)在沒有電源的情況下可以長期保存。總之，它既有RAM的優(yōu)點(diǎn)，又有ROM的優(yōu)點(diǎn)，稱得上是存儲(chǔ)技術(shù)劃時(shí)代的進(jìn)展。2023/2/3信息工程學(xué)院軟件工程系3.4.2FLASH存儲(chǔ)器1、FLASH存儲(chǔ)元

在EPROM存儲(chǔ)元基礎(chǔ)上發(fā)展起來的，由此可以看出創(chuàng)新與繼承的關(guān)系。如右圖所示為閃速存儲(chǔ)器中的存儲(chǔ)元，由單個(gè)MOS晶體管組成，除漏極D和源極S外，還有一個(gè)控制柵和浮空柵。2023/2/3信息工程學(xué)院軟件工程系3.4.2FLASH存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系2、FLASH存儲(chǔ)器的基本操作編程操作、讀取操作、擦除操作如圖(a)表示編程操作時(shí)存儲(chǔ)元寫0、寫1的情況。實(shí)際上編程時(shí)只寫0，不寫1，因?yàn)榇鎯?chǔ)元擦除后原始狀態(tài)全為1。要寫0，就是要在控制柵C上加正電壓。一旦存儲(chǔ)元被編程，存儲(chǔ)的數(shù)據(jù)可保持100年之久而無需外電源。2023/2/3信息工程學(xué)院軟件工程系3.4.2FLASH存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系2023/2/3信息工程學(xué)院軟件工程系3、FLASH存儲(chǔ)器的陣列結(jié)構(gòu)FLASH存儲(chǔ)器的簡化陣列結(jié)構(gòu)如下圖所示。在某一時(shí)間只有一條行選擇線被激活。讀操作時(shí)，假定某個(gè)存儲(chǔ)元原存1，那么晶體管導(dǎo)通，與它所在位線接通，有電流通過位線，所經(jīng)過的負(fù)載上產(chǎn)生一個(gè)電壓降。這個(gè)電壓降送到比較器的一個(gè)輸入端，與另一端輸入的參照電壓做比較，比較器輸出一個(gè)標(biāo)志為邏輯1的電平。如果某個(gè)存儲(chǔ)元原先存0，那么晶體管不導(dǎo)通，位線上沒有電流，比較器輸出端則產(chǎn)生一個(gè)標(biāo)志為邏輯0的電平。2023/2/3信息工程學(xué)院軟件工程系3.4.2FLASH存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系2023/2/3信息工程學(xué)院軟件工程系3.5.1雙端口存儲(chǔ)器3.5.2多模塊交叉存儲(chǔ)器

由于CPU和主存儲(chǔ)器之間在速度上是不匹配的，這種情況便成為限制高速計(jì)算機(jī)設(shè)計(jì)的主要問題。為了提高CPU和主存之間的數(shù)據(jù)傳輸率，除了主存采用更高速的技術(shù)來縮短讀出時(shí)間外，還可以采用并行技術(shù)的存儲(chǔ)器。2023/2/3信息工程學(xué)院軟件工程系3.5并行存儲(chǔ)器1、雙端口存儲(chǔ)器的邏輯結(jié)構(gòu)

雙端口存儲(chǔ)器由于同一個(gè)存儲(chǔ)器具有兩組相互獨(dú)立的讀寫控制電路而得名。由于進(jìn)行并行的獨(dú)立操作，因而是一種高速工作的存儲(chǔ)器，在科研和工程中非常有用。舉例說明，雙端口存儲(chǔ)器IDT7133的邏輯框圖。如下頁圖。2023/2/3信息工程學(xué)院軟件工程系3.5.1雙端口存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系3.5.1雙端口存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系2、無沖突讀寫控制

當(dāng)兩個(gè)端口的地址不相同時(shí)，在兩個(gè)端口上進(jìn)行讀寫操作，一定不會(huì)發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動(dòng)時(shí)，就可對(duì)整個(gè)存儲(chǔ)器進(jìn)行存取，每一個(gè)端口都有自己的片選控制(CE)和輸出驅(qū)動(dòng)控制(OE)。讀操作時(shí)，端口的OE(低電平有效)打開輸出驅(qū)動(dòng)器，由存儲(chǔ)矩陣讀出的數(shù)據(jù)就出現(xiàn)在I/O線上。

3、有沖突讀寫控制

當(dāng)兩個(gè)端口同時(shí)存取存儲(chǔ)器同一存儲(chǔ)單元時(shí)，便發(fā)生讀寫沖突。為解決此問題，特設(shè)置了BUSY標(biāo)志。在這種情況下，片上的判斷邏輯可以決定對(duì)哪個(gè)端口優(yōu)先進(jìn)行讀寫操作，而對(duì)另一個(gè)被延遲的端口置BUSY標(biāo)志(BUSY變?yōu)榈碗娖?，即暫時(shí)關(guān)閉此端口。2023/2/3信息工程學(xué)院軟件工程系3.5.1雙端口存儲(chǔ)器有沖突讀寫控制判斷方法

(1)如果地址匹配且在CE之前有效，片上的控制邏輯在CEL和CER之間進(jìn)行判斷來選擇端口(CE判斷)。(2)如果CE在地址匹配之前變低，片上的控制邏輯在左、右地址間進(jìn)行判斷來選擇端口(地址有效判斷)。無論采用哪種判斷方式，延遲端口的BUSY標(biāo)志都將置位而關(guān)閉此端口，而當(dāng)允許存取的端口完成操作時(shí)，延遲端口BUSY標(biāo)志才進(jìn)行復(fù)位而打開此端口。2023/2/3信息工程學(xué)院軟件工程系3.5.1雙端口存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系3.5.1雙端口存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系1、存儲(chǔ)器的模塊化組織

一個(gè)由若干個(gè)模塊組成的主存儲(chǔ)器是線性編址的。這些地址在各模塊中如何安排，有兩種方式：一種是順序方式，一種是交叉方式2023/2/3信息工程學(xué)院軟件工程系3.5并行存儲(chǔ)器1、順序方式[例]M0－M3共四個(gè)模塊，則每個(gè)模塊8個(gè)字順序方式：

M0：0—7

M1：8－15

M2：16－23

M3：24－315位地址組織如下：XX

XXX高位選模塊，低位選塊內(nèi)地址特點(diǎn)：某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作，優(yōu)點(diǎn)是某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作，通過增添模塊來擴(kuò)充存儲(chǔ)器容量比較方便。缺點(diǎn)是各模塊串行工作，存儲(chǔ)器的帶寬受到了限制。2023/2/3信息工程學(xué)院軟件工程系3.5.2多模塊交叉存儲(chǔ)器[例]M0－M3共四個(gè)模塊，則每個(gè)模塊8個(gè)字交叉方式：

M0：0，4,...除以4余數(shù)為0

M1：1，5,...除以4余數(shù)為1

M2：2，6,...除以4余數(shù)為2

M3：3，7,...除以4余數(shù)為35位地址組織如下：XXX

XX高位選塊內(nèi)地址，低位選模塊特點(diǎn)：連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個(gè)模塊內(nèi)的地址都是不連續(xù)的。優(yōu)點(diǎn)是對(duì)連續(xù)字的成塊傳送可實(shí)現(xiàn)多模塊流水式并行存取，大大提高存儲(chǔ)器的帶寬。使用場合為成批數(shù)據(jù)讀取。2023/2/3信息工程學(xué)院軟件工程系3.5.2多模塊交叉存儲(chǔ)器2、多模塊交叉存儲(chǔ)器的基本結(jié)構(gòu)

右圖為四模塊交叉存儲(chǔ)器結(jié)構(gòu)框圖。主存被分成4個(gè)相互獨(dú)立、容量相同的模塊M0，M1，M2，M3，每個(gè)模塊都有自己的讀寫控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與CPU傳送信息。在理想情況下，如果程序段或數(shù)據(jù)塊都是連續(xù)地在主存中存取，那么將大大提高主存的訪問速度。2023/2/3信息工程學(xué)院軟件工程系3.5.2多模塊交叉存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系通常在一個(gè)存儲(chǔ)器周期內(nèi)，n個(gè)存儲(chǔ)體必須分時(shí)啟動(dòng)，則各個(gè)存儲(chǔ)體的啟動(dòng)間隔為（n為交叉存取度）整個(gè)存儲(chǔ)器的存取速度有望提高n倍2023/2/3信息工程學(xué)院軟件工程系3.5.2多模塊交叉存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系解：順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=4個(gè)字的信息總量都是： q=64b×4=256bl順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出4個(gè)字所需的時(shí)間分別是：t2=mT=4×200ns=800ns=8×10-7st1=T+(m-1)=200ns+350ns=350ns=35×10-7s順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：W2=q/t2=256b÷(8×10-7)s=320Mb/sW1=q/t1=256b÷(35×10-7)s=730Mb/s2023/2/3信息工程學(xué)院軟件工程系[例5]設(shè)存儲(chǔ)器容量為32字，字長64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。若連續(xù)讀出4個(gè)字，問順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少?3、二模塊交叉存儲(chǔ)器舉例2023/2/3信息工程學(xué)院軟件工程系3.5.2多模塊交叉存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系3、二模塊交叉存儲(chǔ)器舉例2023/2/3信息工程學(xué)院軟件工程系3.5.2多模塊交叉存儲(chǔ)器2023/2/3信息工程學(xué)院軟件工程系3.6.1cache基本原理3.6.2主存與cache的地址映射3.6.3替換策略3.6.4cache的寫操作策略3.6.5Pentium4的cache組織2023/2/3信息工程學(xué)院軟件工程系3.6cache存儲(chǔ)器1、cache的功能解決CPU和主存之間的速度不匹配問題一般采用高速的SRAM構(gòu)成。CPU和主存之間的速度差別很大采用兩級(jí)或多級(jí)Cache系統(tǒng)早期的一級(jí)Cache在CPU內(nèi)，二級(jí)在主板上現(xiàn)在的CPU內(nèi)帶L1Cahe和L2Cahe全由硬件調(diào)度，對(duì)用戶透明2023/2/3信息工程學(xué)院軟件工程系3.6.1cache基本原理CPU與存儲(chǔ)器系統(tǒng)的關(guān)系2023/2/3信息工程學(xué)院軟件工程系3.6.1cache基本原理2、cache的基本原理地址映射替換策略寫一致性性能評(píng)價(jià)2023/2/3信息工程學(xué)院軟件工程系3.6.1cache基本原理2023/2/3信息工程學(xué)院軟件工程系3、cache的命中率

從CPU來看，增加一個(gè)cache的目的，就是在性能上使主存的平均讀出時(shí)間盡可能接近c(diǎn)ache的讀出時(shí)間。為了達(dá)到這個(gè)目的，在所有的存儲(chǔ)器訪問中由cache滿足CPU需要的部分應(yīng)占很高的比例，即cache的命中率應(yīng)接近于1。由于程序訪問的局部性，實(shí)現(xiàn)這個(gè)目標(biāo)是可能的。2023/2/3信息工程學(xué)院軟件工程系3.6.1cache基本原理3、cache命中率公式2023/2/3信息工程學(xué)院軟件工程系3.6.1cache基本原理解：h=Nc/（Nc+Nm）=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)×0.95=83.3%ta=tc/e=50ns/0.833=60ns2023/2/3信息工程學(xué)院軟件工程系[例6]CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問時(shí)間。無論選擇那種映射方式，都要把主存和cache劃分為同樣大小的“塊”。選擇哪種映射方式，要考慮：硬件是否容易實(shí)現(xiàn)地址變換的速度是否快主存空間的利用率是否高、主存裝入一塊時(shí)，發(fā)生沖突的概率以下我們介紹三種映射方法2023/2/3信息工程學(xué)院軟件工程系3.6.2主存與cache的地址映射將地址分為兩部分（塊號(hào)和字），在內(nèi)存塊寫入Cache時(shí)，同時(shí)寫入塊號(hào)標(biāo)記；CPU給出訪問地址后，也將地址分為兩部分（塊號(hào)和字），比較電路塊號(hào)與Cache表中的標(biāo)記進(jìn)行比較，相同表示命中，訪問相應(yīng)單元；如果沒有命中訪問內(nèi)存，CPU直接訪問內(nèi)存，并將被訪問內(nèi)存的相對(duì)應(yīng)塊寫入Cache。2023/2/3信息工程學(xué)院軟件工程系3.6.2主存與cache的地址映射2023/2/3信息工程學(xué)院軟件工程系1、全相聯(lián)的映射方式2023/2/3信息工程學(xué)院軟件工程系1、全相聯(lián)的映射方式特點(diǎn)：優(yōu)點(diǎn)：沖突概率小，Cache的利用高。缺點(diǎn)：比較器難實(shí)現(xiàn)，需要一個(gè)訪問速度很快代價(jià)高的相聯(lián)存儲(chǔ)器應(yīng)用場合：適用于小容量的cache2023/2/3信息工程學(xué)院軟件工程系3.6.2主存與cache的地址映射2、直接映射方式映射方法（一對(duì)多）如： i=jmodm

主存第j塊內(nèi)容拷貝到Cache的i行

一般I和m都是2N級(jí)

[例]cache容量16字，主存容量256字，則地址2，18，34…..242等都存放在cache的地址2內(nèi)，如果第一次2在cache中，下次訪問34內(nèi)容，則不管cache其他位置的內(nèi)容訪問情況，都會(huì)引起2塊內(nèi)容的替換2023/2/3信息工程學(xué)院軟件工程系3.6.2主存與cache的地址映射2、基本原理利用行號(hào)選擇相應(yīng)行；把行標(biāo)記與CPU訪問地址進(jìn)行比較，相同表示命中，訪問Cache；如果沒有命中，訪問內(nèi)存，并將相應(yīng)塊寫入Cache2023/2/3信息工程學(xué)院軟件工程系2、直接映射方式2023/2/3信息工程學(xué)院軟件工程系2、直接映射方式特點(diǎn)：優(yōu)點(diǎn)：比較電路少m倍線路，所以硬件實(shí)現(xiàn)簡單，Cache地址為主存地址的低幾位，不需變換。缺點(diǎn)：沖突概率高（抖動(dòng)）應(yīng)用場合適合大容量Cache2023/2/3信息工程學(xué)院軟件工程系3.6.2主存與cache的地址映射3、組相聯(lián)映射方式前兩者的組合Cache分組，組間采用直接映射方式，組內(nèi)采用全相聯(lián)的映射方式Cache分組U，組內(nèi)容量V映射方法（一對(duì)多）q=jmodu主存第j塊內(nèi)容拷貝到Cache的q組中的某行地址變換設(shè)主存地址x，看是不是在cache中，先y=xmodu，則在y組中一次查找2023/2/3信息工程學(xué)院軟件工程系3.6.2主存與cache的地址映射3、組相聯(lián)映射方式分析：比全相聯(lián)容易實(shí)現(xiàn)，沖突低v=1，則為直接相聯(lián)映射方式u=1，則為全相聯(lián)映射方式v的取值一般比較小，一般是2的冪，稱之為v路組相聯(lián)cache.2023/2/3信息工程學(xué)院軟件工程系3.6.2主存與cache的地址映射2023/2/3信息工程學(xué)院軟件工程系LFU（最不經(jīng)常使用）：被訪問的行計(jì)數(shù)器增加1，換值小的行，不能反映近期cache的訪問情況LRU（近期最少使用）：被訪問的行計(jì)數(shù)器置0，其他的計(jì)數(shù)器增加1，換值大的行，符合cache的工作原理隨機(jī)替換：隨機(jī)替換策略實(shí)際上是不要什么算法，從特定的行位置中隨機(jī)地選取一行換出即可。這種策略在硬件上容易實(shí)現(xiàn)，且速度也比前兩種策略快。缺點(diǎn)是隨意換出的數(shù)據(jù)很可能馬上又要使用，從而降低命中率和cache工作效率。但這個(gè)不足隨著cache容量增大而減小。隨機(jī)替換策略的功效只是稍遜于前兩種策略。2023/2/3信息工程學(xué)院軟件工程系3.6.3替換策略

由于cache的內(nèi)容只是主存部分內(nèi)容的拷貝，它