2023年專升本數(shù)字電路與邏輯設(shè)計(jì)考試答案

[試題分類］:專升本《數(shù)字電路與邏輯設(shè)計(jì)》_０8０077５０[題型]：?jiǎn)芜x［分?jǐn)?shù)]：2１.二進(jìn)制數(shù)-01１0的反碼是(最高位是符號(hào)位）（)A.11０1０B．０0110C.1100１D.10１１0答案:C2.假如狀態(tài)A與B，C與D分別構(gòu)成等效對(duì),那么能構(gòu)成狀態(tài)等效類的是()A.ABCB.BＣＤC.ＡＢD.ABCＤ答案:C3.移位寄存器７４１９4工作在左移串行輸入方式時(shí),S1Ｓ0的取值為()A.0０B.11C.01D．10答案：D4.三變量構(gòu)成的邏輯函數(shù)的最小項(xiàng)m1和最小項(xiàng)m7一定滿足()A.B.C．D.答案:Ｃ５.十進(jìn)制數(shù)1２．75用二進(jìn)制表達(dá)應(yīng)為:（）A.１１０0.０1Ｂ.１１０0．11C．1010.１０D.10１0.011答案：B6．８４2１ＢCD碼0101０001.0１01相應(yīng)的二進(jìn)制數(shù)為()A.１00100.0１Ｂ．101110.01C.11００1１.10D．110110．10答案:Ｃ７．下圖為OC門組成的線與電路其輸出F為(）A.B．0C．1D.答案:C８.規(guī)定RS觸發(fā)器（R、Ｓ均為高電平有效）狀態(tài)由0→1,其輸入信號(hào)為()。A.RS=01B.ＲS=1０C.RS=ｄ１D．RS=ｄ０答案：A9.邏輯函數(shù)等于（）Ａ．1Ｂ.BC.０D.答案:B10.函數(shù)，則其反函數(shù)(）A.B.Ｃ．Ｄ.答案:Ｄ11.JＫ觸發(fā)器的J=K=1,當(dāng)觸發(fā)信號(hào)到來時(shí),輸出次態(tài)Ｑn+1為:()A.與現(xiàn)態(tài)相反B.0C.1D.不變答案:Ａ１2.邏輯函數(shù)F(A，B，C)＝AＢ+BC+AC的標(biāo)準(zhǔn)表達(dá)式是（)A．∑ｍ(0,1，２，4)B．∏ｍ(1,3,5,7)C.∑Ｍ(０,２,4,6)D.∑m(3,5,6,7)答案：Ｄ1３．四個(gè)變量可以構(gòu)成多少個(gè)最小項(xiàng)?（）A.15個(gè)B.16個(gè)C.8個(gè)D.４個(gè)答案:B１４.電源電壓為+12V的555集成定期器中放電三極管工作在截止?fàn)顟B(tài)，輸出端ＯUT為1時(shí)，其TＨ和ＴR的輸入電壓值分別為()A.TH和TR均小于B.ＴＨ和TR均大于C.，D．,答案:Ｃ15.設(shè)計(jì)—個(gè)1位十進(jìn)制計(jì)數(shù)器至少需要多少個(gè)觸發(fā)器?（)A.６個(gè)B．3個(gè)C.10個(gè)Ｄ.4個(gè)答案：D1６．Ｔ型觸發(fā)器當(dāng)時(shí)鐘脈沖輸入時(shí),其輸出狀態(tài)()Ａ.保持不變B.在T＝1時(shí)會(huì)發(fā)生改變C．隨時(shí)間改變Ｄ．等于輸入端T的值答案:B1７．無符號(hào)位的十六進(jìn)制數(shù)減法(Ａ９）l6-(8A)16=（）Ａ．(１９）16B.(１F)l6C.(29)1６D．(2５)16答案:Ｂ18.十進(jìn)制數(shù)１5用2421ＢCD碼可以表達(dá)為()。Ａ.00０110１1B.0100１000C．０0001111D．0０010１０1答案:Ａ19.邏輯函數(shù)Y=可化簡(jiǎn)為:（）A．B+ACB.C．Ｄ．C+AB答案:A２0．LED共陰極七段顯示器可由下列哪一個(gè)IC來推動(dòng)七字節(jié)較適宜？()Ａ．74１６0B.７4１48C.7448Ｄ.74４7答案:Ｃ[試題分類]:專升本《數(shù)字電路與邏輯設(shè)計(jì)》_0８００775０[題型］:單選[分?jǐn)?shù)]:21．與非門基本ＲS觸發(fā)器的約束方程是()Ａ.Ｂ.Ｒ+S=1C.D.答案:Ｂ2.7４１5３有兩個(gè)４路數(shù)據(jù)選擇器,每個(gè)選擇器有多少個(gè)輸出端?()Ａ.4個(gè)B.2個(gè)C.8個(gè)D.1個(gè)答案：D3．實(shí)現(xiàn)同—功能的Mealy型同步時(shí)序電路比Mｏore型同步時(shí)序電路（）A.狀態(tài)數(shù)目更多B．觸發(fā)器更多C.觸發(fā)器—定更少D．狀態(tài)數(shù)目更少答案:D4.CMＯS集成電路比TTL集成電路應(yīng)用得更廣泛的重要因素是()Ａ.輸出電流大、帶負(fù)載能力強(qiáng)B.功耗小、集成度高C.價(jià)格便宜Ｄ．開關(guān)速度快答案：A5.TTL集成電路74LＳ13８是３／8線譯碼器,譯碼器為輸出低電平有效。若地址端輸入為A2A1A０=１0０時(shí),則低電平輸出端為（)Ａ.Y6B．Y２C．Y４D．Ｙ１答案:C6.假如全加器的加數(shù)A＝1,被加數(shù)B=１，低位的進(jìn)位CI=０，則全加器的輸出和數(shù)Ｓ及高位的進(jìn)位CＯ分別為?()A.S＝0，C０＝０Ｂ.S=0，CO=1Ｃ．S=１,CO=1D．S=１，CO=0答案：B７.假如要設(shè)計(jì)一個(gè)奇偶校驗(yàn)產(chǎn)生器，則使用下列哪種集成電路最簡(jiǎn)樸？（）A．７４LS8６異或門B.7４LS138譯碼器C.７4ＬS32或門Ｄ.74LS00與非門答案:A8.一般各種PＬD組件的輸出部分為：()A.非門陣列Ｂ.或門陣列C.與門陣列D.與非門陣列答案：B9.5５5集成定期器電路大體由五部份組成，即電阻分壓器、電壓比較器、基本R－S觸發(fā)器、輸出驅(qū)動(dòng)器及下列哪一部份?()A．逆向二極管B.充電二極管C.放電三極管D．觸發(fā)電容答案：C10.組合邏輯電路中的險(xiǎn)象是由什么因素引起的?（)Ａ.電路中存在時(shí)延B.電路未采用最簡(jiǎn)設(shè)計(jì)C.電路的輸出端過多D.邏輯門類型不同答案:A11.下列幾種TＴL電路中，輸出端可實(shí)現(xiàn)線與功能的電路是（）A.與非門Ｂ．OC門C.或非門D.異或門答案：B12.邏輯函數(shù)Y=的最簡(jiǎn)與—或表達(dá)式為()A.B.C．D.答案:Ｃ１3.完全擬定原始狀態(tài)表中有六個(gè)狀態(tài)A、Ｂ、C、D、E、F。等效對(duì)為:A和Ｂ，B和D，Ｅ和F。則該時(shí)序電路的最簡(jiǎn)狀態(tài)表中共有多少個(gè)狀態(tài)？()Ａ．2B．3Ｃ.6D.４答案:B14．二進(jìn)制數(shù)11101.0100等于十六進(jìn)制數(shù)（)A.35．2B．2９.3C．2３.2D．１Ｄ.4答案：D1５.余3碼01000101.1001相應(yīng)的十進(jìn)制數(shù)是()A．45.9B.69.5６C.４5.3D.１2．６答案:Ｄ１6.在下列三個(gè)邏輯函數(shù)表達(dá)式中，下列哪一項(xiàng)是最小項(xiàng)表達(dá)式(）A.B.C.D.答案：B1７.根據(jù)反演規(guī)則，F(xiàn)＝的反函數(shù)為（)A.B.C.D.答案:B1８.假如JK觸發(fā)器的J=1，Ｋ=0,則當(dāng)計(jì)時(shí)鐘脈沖波出現(xiàn)時(shí)，Qn+1為()Ａ.QB.0C．D.1答案:D１９.同步時(shí)序電路設(shè)計(jì)中，狀態(tài)編碼采用相鄰編碼法的目的是(）A．提高電路可靠性B.提高電路速度C.減少電路中的觸發(fā)器Ｄ.減少電路中的邏輯門答案:D20.邏輯函數(shù)中任意兩個(gè)不同的最小項(xiàng)與之積()為()Ａ.0B.無法擬定C．Ｄ.1答案:A21.將8421碼（01000101.1001)轉(zhuǎn)換成十進(jìn)制數(shù)()A．45.3B.12．６Ｃ.６９.６D.４5.９答案:D２2.屬于組合邏輯電路的部件是(）A.觸發(fā)器B．計(jì)數(shù)器C.寄存器Ｄ.編碼器答案:D２3．下列邏輯門中哪一種門的輸出在任何條件下都可以并聯(lián)使用？（）A.普通ＣMＯS與非門B.TＴL集電級(jí)開路門（OC門）C.具有推拉式輸出的ＴTＬ與非門Ｄ．ＣMOS三態(tài)輸出門答案:B2４.主從型JK觸發(fā)器的特性方程(）Ａ.Ｂ.C.Ｄ.答案:Ｃ25.由或非門構(gòu)成的基本RS觸發(fā)器的約束方程是（)A.B.C.D．R+S=1答案：B26．將邏輯函數(shù)Ｙ＝化簡(jiǎn)為最簡(jiǎn)與—或表達(dá)式()A.B．B+ACC．D.Ａ+BＣ答案:B2７．邏輯函數(shù)的最小項(xiàng)m0和m5之間的關(guān)系是（)Ａ.B.C.D.答案:C２8．假如要設(shè)計(jì)一個(gè)六進(jìn)制計(jì)數(shù)器，最少需要多少個(gè)觸發(fā)器？(）A.4B.3C．2D.1答案:B29．十進(jìn)制數(shù)2３.25用二進(jìn)制數(shù)表達(dá)應(yīng)為（）A.（17.４)2Ｂ.(27.2)2C.(１00011.0０10０1０１)2D.(１0111．01)2答案:D３0.同步時(shí)序電路設(shè)計(jì)中,狀態(tài)化簡(jiǎn)的重要目的是()A.提高電路速度B．減少電路中的邏輯門C.減少電路中的觸發(fā)器D.減少電路中的連線答案:C３1.電平異步時(shí)序邏輯電路不允許兩個(gè)或兩個(gè)以上輸入信號(hào)()A.同時(shí)改變B.同時(shí)為１C.同時(shí)為0D.同時(shí)出現(xiàn)答案:A32．設(shè)計(jì)一個(gè)12進(jìn)制計(jì)數(shù)器需要用多少個(gè)觸發(fā)器（)Ａ.４個(gè)B.2個(gè)C.3個(gè)Ｄ.6個(gè)答案：A33.某觸發(fā)器的特性表如下（A、Ｂ為輸入),則觸發(fā)器的次態(tài)為()A．Ｑn+1=AB.C．D.答案：C３4.假如全加器的加數(shù)A＝1,被加數(shù)B＝1,低位的進(jìn)位CI＝1，則全加器的輸出和數(shù)S及高位的進(jìn)位CO分別為？（）A.S=１,ＣＯ=０B.S＝0，CO=1C.S＝1,CO＝1D.S＝０,C０＝０答案:C35.共陰極的七段數(shù)碼顯示譯碼器,若要顯示數(shù)字“5”，則七段中哪些段應(yīng)當(dāng)為“１”？（)A.ａ、c、d、ｆ、gB.ｂ、c、e、f、ｇＣ.a、ｄD.b、e答案:Ａ36．邏輯函數(shù)的最簡(jiǎn)與-或表達(dá)式是（)A.B.Ｃ．D.答案:D37．邏輯函數(shù)的對(duì)偶式為()A.B.Ｃ.Ｄ.答案:A38.將十進(jìn)制數(shù)(6.62５）轉(zhuǎn)換成二進(jìn)制數(shù)表達(dá)，其值為（）A．(１0.110)2Ｂ．(１０.１０1)2C.(1１0．1１０）２D．(110．１01)2答案:Ｄ3９.二進(jìn)制數(shù)?0.101０的補(bǔ)碼是（)A.1.１01０B.1.0110C．1.0１0１D.１.1０11答案:Ｂ4０.當(dāng)兩輸入“或非”門的輸出z＝1時(shí),輸入x和y的取值必須(）Ａ.同時(shí)為１B.同時(shí)為0C.至少有一個(gè)為１D.至少有一個(gè)為0答案:Ｂ[試題分類]:專升本《數(shù)字電路與邏輯設(shè)計(jì)》_08０0７7５0[題型］：多選[分?jǐn)?shù)］:21．下列邏輯表達(dá)式中對(duì)的的有()。A．B.C.D.答案：A,B，Ｄ２.邏輯函數(shù),是F的對(duì)偶函數(shù)，則(）。A．Ｂ.Ｃ.D.答案:B,Ｃ,D３．譯碼器7４１38的使能端、、取什么值時(shí)輸出無效（全為1）?()A.010B.1０１C．011D.１00答案:Ａ,Ｂ,C4.若和分別表達(dá)n個(gè)變量的第i個(gè)最小項(xiàng)和最大項(xiàng)，則(）。Ａ.Ｂ.C.mｉ=MiＤ．ｍi·Ｍi=1答案:Ａ,B5.設(shè)兩輸入或非門的輸入為x和y,輸出為z，當(dāng)ｚ為低電平時(shí)，有(）。A.x和ｙ同為低電平.B．x和y同為高電平;C.x為低電平，ｙ為高電平；Ｄ．x為高電平，y為低電平；答案:B,C,D[試題分類］:專升本《數(shù)字電路與邏輯設(shè)計(jì)》＿0８007750［題型]:多選[分?jǐn)?shù)]:２1.鐘控JＫ觸發(fā)器的初始狀態(tài)為1,要使ＪＫ觸發(fā)器在時(shí)鐘脈沖作用后另一方面態(tài)變?yōu)?,則觸發(fā)器的JK端的取值應(yīng)為()A.JK＝01B.JK=10C.JＫ=11D.JK＝０0答案:A,C2.邏輯函數(shù)F=A⊕B和G=A⊙B滿足關(guān)系(）。A．Ｂ.Ｃ.Ｄ.答案：A,B,Ｃ3.假如或非門的輸出為1，則其兩個(gè)輸入端的取值不也許是()A．0,1B．０,０Ｃ.1，１D.1,0答案:A,Ｃ,D4.ＰROM、GAL、PLA和ＦPＧA幾種可編程器件中，可編程的是()A.FPGA陣列B.PLA與門陣列C.ＧAL與門陣列D.ＰROＭ與門陣列答案:A,Ｂ,C5.邏輯函數(shù)F=ＡB可以表達(dá)為（)A.Ｂ.C.D.答案:A,D6.用A、Ｂ代表輸入，用Ｓ代表加法運(yùn)算的和,Ｃ代表進(jìn)位，下列有關(guān)半加器的敘述哪些是對(duì)的的?()A.當(dāng)兩個(gè)輸入均為1時(shí),S＝１B.C=ABC.S=D.S=ＡB答案：Ｂ,C,Ｄ７.在下列邏輯函數(shù)表達(dá)式中，屬于標(biāo)準(zhǔn)與－或表達(dá)式(最小項(xiàng)表達(dá)式）的