計(jì)算機(jī)組成原理第三章存貯系統(tǒng)的知識

第三章存貯系統(tǒng)

13.1存儲器概述一.存儲器分類：根據(jù)存儲材料的性能及使用方法不同，存儲器有各種不同的分類方法:★按存儲介質(zhì)分

半導(dǎo)體存儲器：用半導(dǎo)體器件組成的存儲器。磁表面存儲器：用磁性材料做成的存儲器。光存儲器：用磁光材料做成的存儲器。★按存儲方式分

隨機(jī)存儲器：任何存儲單元的內(nèi)容都能被隨機(jī)存取，且存取時(shí)間和存儲單元的物理位置無關(guān)。順序存儲器：只能按某種順序來存取，存取時(shí)間和存儲單元的物理位置有關(guān)。23.1存儲器概述★按存儲器的讀寫功能分

只讀存儲器(ROM)：存儲的內(nèi)容是固定不變的，只能讀出而不能寫入的半導(dǎo)體存儲器。隨機(jī)讀寫存儲器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲器?！锇葱畔⒌目杀４嫘苑?/p>

非永久記憶的存儲器：斷電后信息即消失的存儲器。永久記憶性存儲器：斷電后仍能保存信息的存儲器。★按在計(jì)算機(jī)系統(tǒng)中的作用分根據(jù)存儲器在計(jì)算機(jī)系統(tǒng)中所起的作用，可分為主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。33.1存儲器概述二.存儲器的分級結(jié)構(gòu)為了解決對存儲器要求容量大，速度快，成本低三者之間的矛盾，目前通常采用多級存儲器體系結(jié)構(gòu)，即使用高速緩沖存儲器、主存儲器和外存儲器。參見P72圖3.1高速緩沖存儲器（Cache）：高速存取指令和數(shù)據(jù)，存取速度快，但存儲容量小。主存儲器：存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)，存取速度較快，存儲容量不大外存儲器：存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫，存儲容量大，位成本低43.1存儲器概述高速緩沖存儲器（Cache）：高速存取指令和數(shù)據(jù)，存取速度快，但存儲容量小。主存儲器：主存存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)，存取速度較快，存儲容量不大外存儲器：外存存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫，存儲容量大，位成本低53.1存儲器概述主存儲器的技術(shù)指標(biāo)：存儲容量：在一個(gè)存儲器中可以容納的存儲單元總數(shù)存取時(shí)間：從啟動(dòng)到完成一次存儲器操作所經(jīng)歷的時(shí)間主存的速度為ｎｓ存取周期：連續(xù)啟動(dòng)兩次操作所需間隔的最小時(shí)間ｎｓ存儲器帶寬：單位時(shí)間里存儲器所存取的信息量,位/秒，字節(jié)/秒63.2隨機(jī)讀寫存儲器3.2.1靜態(tài)MOS存貯器（SRAM存儲）1.基本存貯元存貯一位二進(jìn)制代碼P73圖3.2..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.2.swf該六管靜態(tài)MOS存貯元是一個(gè)穩(wěn)定狀態(tài)。說明讀、寫操作的過程。73.2隨機(jī)讀寫存儲器寫操作寫“1”：在I/O線上輸入高電位，在I/O線上輸入低電位，開啟T5,T6,T7,T8四個(gè)晶體管，把高、低電位分別加在A，B點(diǎn)，使T1管截止，使T2管導(dǎo)通，將“1”寫入存儲元.寫“0”：在I/O線上輸入低電位，在I/O線上輸入高電位，打開T5,T6,T7,T8四個(gè)晶體管，把低、高電位分別加在A，B點(diǎn)，使T1管導(dǎo)通,T2管截止,將“0”信息寫入了存儲元,83.2隨機(jī)讀寫存儲器讀操作

若某個(gè)存儲元被選中，則該存儲元的T5，T6，T7，T8管均導(dǎo)通，A，B兩點(diǎn)與位線D與D相連，存儲元的信息被送到I/O與I/O線上。I/O與I/O線接著一個(gè)差動(dòng)讀出放大器，從其電流方向可以判知所存信息是“1”還是“0”。93.2隨機(jī)讀寫存儲器2.SRAM存儲器的組成存儲體:存儲單元的集合，通常用X選擇線(行線)和Y選擇線(列線)的交叉來選擇所需要的單元。一般把各個(gè)字的同一位組織在同一個(gè)存儲體中地址譯碼器：單譯碼和雙譯碼..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.4.swf驅(qū)動(dòng)器:雙譯碼結(jié)構(gòu)中，在譯碼器輸出后加驅(qū)動(dòng)器，驅(qū)動(dòng)掛在各條X方向選擇線上的所有存儲元電路。103.2隨機(jī)讀寫存儲器I/O電路:于數(shù)據(jù)總線和被選用的單元之間，控制被選中的單元讀出或?qū)懭?，放大信息。片選:在地址選擇時(shí)，首先要選片,只有當(dāng)片選信號有效時(shí)，此片所連的地址線才有效。輸出驅(qū)動(dòng)電路:為了擴(kuò)展存儲器的容量，常需要將幾個(gè)芯片的數(shù)據(jù)線并聯(lián)使用；另外存儲器的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)都放在雙向的數(shù)據(jù)總線上。這就用到三態(tài)輸出緩沖器。

..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.3.swf113.2隨機(jī)讀寫存儲器3.SRAM存儲器芯片實(shí)例演示的是2114存儲器芯片的邏輯結(jié)構(gòu)方框圖2114是一個(gè)1K×4的SRAM，片上共有4096個(gè)六管存貯元，排64×64的矩陣。

由于讀操作與寫操作是分時(shí)進(jìn)行的，讀時(shí)不寫，寫時(shí)不讀，因此，輸入三態(tài)門與輸出三態(tài)門是互鎖的，數(shù)據(jù)總線上的信息不致于造成混亂。..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.5.swf123.2隨機(jī)讀寫存儲器4.存儲器與CPU連接存儲器芯片的容量是有限的,為了滿足實(shí)際存儲器的容量要求，需要對存儲器進(jìn)行擴(kuò)展。主要方法有：

★位擴(kuò)展法：只加大字長，而存儲器的字?jǐn)?shù)與存儲器芯片字?jǐn)?shù)一致,對片子沒有選片要求..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.6.swf

133.2隨機(jī)讀寫存儲器★字?jǐn)U展法:僅在字向擴(kuò)充，而位數(shù)不變.需由片選信號來區(qū)分各片地址。

..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.7.swf★字位同時(shí)擴(kuò)展法:一個(gè)存儲器的容量假定為M×N位，若使用l×k位的芯片(l＜M,k＜N)，需要在字向和位向同時(shí)進(jìn)行擴(kuò)展。此時(shí)共需要(M/l)×(N/k)個(gè)存儲器芯片。

143.2隨機(jī)讀寫存儲器5.存儲器的讀、寫周期在與CPU連接時(shí),CPU的控制信號與存儲器的讀、寫周期之間的配合問題是非常重要的。

讀周期:讀周期與讀出時(shí)間是兩個(gè)不同的概念。讀出時(shí)間是從給出有效地址到外部數(shù)據(jù)總線上穩(wěn)定地出現(xiàn)所讀出的數(shù)據(jù)信息所經(jīng)歷的時(shí)間。讀周期時(shí)間則是存儲片進(jìn)行兩次連續(xù)讀操作時(shí)所必須間隔的時(shí)間，它總是大于或等于讀出時(shí)間。153.2隨機(jī)讀寫存儲器圖3.82114的讀周期

163.2隨機(jī)讀寫存儲器

寫周期:要實(shí)現(xiàn)寫操作，要求片選CS和寫命令WE信號都為低，并且CS信號與WE信號相“與”的寬度至少應(yīng)為tW。173.2隨機(jī)讀寫存儲器【例】

下圖是SRAM的寫入時(shí)序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí),存儲器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出下圖寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖。183.2隨機(jī)讀寫存儲器解：寫入存儲器的時(shí)序信號必須同步。通常，當(dāng)R/W線加負(fù)脈沖時(shí)，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的。當(dāng)R/W線達(dá)到低電平時(shí)，數(shù)據(jù)立即被存儲。因此，當(dāng)R/W線處于低電平時(shí)，如果數(shù)據(jù)線改變了數(shù)值，那么存儲器將存儲新的數(shù)據(jù)⑤。同樣，當(dāng)R/W線處于低電平時(shí)，地址線如果發(fā)生了變化那么同樣數(shù)據(jù)將存儲到新的地址②或③。正確的寫入時(shí)序圖見下圖。193.2隨機(jī)讀寫存儲器

203.2隨機(jī)讀寫存儲器3.2.2DRAM存儲器1．四管動(dòng)態(tài)存儲元四管的動(dòng)態(tài)存儲電路是將六管靜態(tài)存儲元電路中的負(fù)載管T3，T4去掉而成的。..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.8.swf下面我們來看看它和六管靜態(tài)存儲元電路有什么區(qū)別：寫操作:I/O與I/O加相反的電平，當(dāng)T5,T6截止時(shí)，靠T1，T2管柵極電容的存儲作用，在一定時(shí)間內(nèi)(如2ms)可保留所寫入的信息。213.2隨機(jī)讀寫存儲器讀操作:先給出預(yù)充信號，使T9，T10管導(dǎo)通，位線D和D上的電容都達(dá)到電源電壓。字選擇線使T5，T6管導(dǎo)通時(shí)，存儲的信息通過A，B端向位線輸出。刷新操作:為防止存儲的信息電荷泄漏而丟失信息，由外界按一定規(guī)律不斷給柵極進(jìn)行充電，補(bǔ)足柵極的信息電荷。刷新操作就是一次“讀操作”。223.2隨機(jī)讀寫存儲器2.單管動(dòng)態(tài)存儲元單管動(dòng)態(tài)存儲元電路由一個(gè)管子T1和一個(gè)電容C構(gòu)成。寫入：字選擇線為“1”，T1管導(dǎo)通，寫入信息由位線(數(shù)據(jù)線)存入電容C中；讀出：字選擇線為“1”，存儲在電容C上的電荷，通過T1輸出到數(shù)據(jù)線上，通過讀出放大器即可得到存儲信息。233.2隨機(jī)讀寫存儲器單管存儲元電路和四管存儲元電路對比四管存儲元電路:優(yōu)點(diǎn)是外圍電路比較簡單，刷新時(shí)不需要另加外部邏輯.但管子多，占用的芯片面積大。單管存儲元電路：優(yōu)點(diǎn)是元件數(shù)量少，集成度高，但需要有高鑒別能力的讀出放大器配合工作，外圍電路比較復(fù)雜。

243.2隨機(jī)讀寫存儲器3.DRAM存儲芯片實(shí)例

DRAM存儲器芯片的結(jié)構(gòu)大體與SRAM存儲器芯片相似，由存儲體與外圍電路構(gòu)成。但它集成度要高，外圍電路更復(fù)雜。下圖是16K的DRAM存儲器片2116的邏輯結(jié)構(gòu)示意圖。

253.2隨機(jī)讀寫存儲器263.2隨機(jī)讀寫存儲器4.DRAM的刷新動(dòng)態(tài)MOS存儲器采用“讀出”方式進(jìn)行刷新。從上一次對整個(gè)存儲器刷新結(jié)束到下一次對整個(gè)存儲器全部刷新一遍為止，這一段時(shí)間間隔叫刷新周期。常用的刷新方式有三種，一種是集中式，另一種是分散式，第三種是異步式。

273.2隨機(jī)讀寫存儲器集中式刷新：在整個(gè)刷新間隔內(nèi)，前一段時(shí)間重復(fù)進(jìn)行讀/寫周期或維持周期，等到需要進(jìn)行刷新操作時(shí)，便暫停讀/寫或維持周期，而逐行刷新整個(gè)存儲器，它適用于高速存儲器。283.2隨機(jī)讀寫存儲器集中刷新方式

293.2隨機(jī)讀寫存儲器分散式刷新：把一個(gè)存儲系統(tǒng)周期tc分為兩半，周期前半段時(shí)間tm用來讀/寫操作或維持信息，周期后半段時(shí)間tr作為刷新操作時(shí)間。這樣，每經(jīng)過128個(gè)系統(tǒng)周期時(shí)間，整個(gè)存儲器便全部刷新一遍。

303.2隨機(jī)讀寫存儲器分散刷新方式313.2隨機(jī)讀寫存儲器異步式刷新：方式是前兩種方式的結(jié)合。同學(xué)們可以自己畫畫它的刷新周期圖?！纠空f明1M×1位DRAM片子的刷新方法，刷新周期定為8ms【解】如果選擇一個(gè)行地址進(jìn)行刷新，刷新地址為A0—A8，因此這一行上的2048個(gè)存儲元同時(shí)進(jìn)行刷新，即在8ms內(nèi)進(jìn)行512個(gè)周期的刷新。按照這個(gè)周期數(shù)，512×2048＝1048567，即對1M位的存儲元全部進(jìn)行刷新。刷新方式可采用：在8ms中進(jìn)行512次刷新操作的集中刷新方式，或按8ms÷512＝15.5μs刷新一次的異步刷新方式。323.2隨機(jī)讀寫存儲器5.存儲器控制電路DRAM存儲器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新/訪存裁決、刷新控制邏輯等。這些控制線路形成DRAM控制器，它將CPU的信號變換成適合DRAM片子的信號

..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.9.swf

(1)地址多路開關(guān)：分時(shí)送出行地址和列地址，刷新時(shí)需要提供刷新地址，由多路開關(guān)進(jìn)行選擇。(2)刷新定時(shí)器：定時(shí)電路用來提供刷新請求。333.2隨機(jī)讀寫存儲器

(3)刷新地址計(jì)數(shù)器：只用RAS信號的刷新操作，需要提供刷新地址計(jì)數(shù)器。

(4)仲裁電路：對同時(shí)產(chǎn)生的來自CPU的訪問存儲器的請求和來自刷新定時(shí)器的刷新請求的優(yōu)先權(quán)進(jìn)行裁定。

(5)定時(shí)發(fā)生器：提供行地址選通信號RAS、列地址選通信號CAS和寫信號WE.343.2隨機(jī)讀寫存儲器3.2.3主存儲器組成實(shí)例本小節(jié)以DRAM控制器W4006AF為例，說明80386中主存儲器的構(gòu)成方法。下面是采用W4006AF構(gòu)成的80386主存儲器簡圖，具體框圖參看教材35

363.2隨機(jī)讀寫存儲器(1)W4006AF的外特性

①

可以控制兩個(gè)存儲體交叉訪問；

②

可以對256KB—16MB的DRAM片子進(jìn)行訪問；

③

最多可控制128個(gè)DRAM片子；

④

采用CAS在RAS之前的刷新方式。具體的引腳功能請同學(xué)們參看教材。373.2隨機(jī)讀寫存儲器(2)主存儲器組成上圖右半部所示為80386主存儲器的基本構(gòu)成,有4個(gè)存儲模塊，每個(gè)模塊存儲容量為1M×32位。在用W4006AF控制器構(gòu)成存儲器時(shí)，幾乎不需要外加電路，直接把W4006AF同CPU和DRAM雙方進(jìn)行連接即可。

要對主存容量進(jìn)行擴(kuò)充，只需擴(kuò)充DRAM芯片數(shù)量或更換存儲容量更大的DRAM芯片即可。383.2隨機(jī)讀寫存儲器3.2.4高性能的主存儲器1.EDRAM芯片EDRAM芯片又稱增強(qiáng)型DRAM芯片，它在DRAM芯片上集成了一個(gè)SRAM實(shí)現(xiàn)的小容量高速緩沖存儲器，從而使DRAM芯片的性能得到顯著改進(jìn)。1M×4位EDRAM芯片的結(jié)構(gòu)框圖演示

..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.10.swf393.2隨機(jī)讀寫存儲器以SRAM保存一行內(nèi)容的辦法，對成塊傳送非常有利。如果連續(xù)的地址高11位相同，意味著屬于同一行地址，那么連續(xù)變動(dòng)的9位列地址就會(huì)使SRAM中相應(yīng)位組連續(xù)讀出，這稱為猝發(fā)式讀取。EDRAM的這種結(jié)構(gòu)還帶來另外兩個(gè)優(yōu)點(diǎn)：

●在SRAM讀出期間可同時(shí)對DRAM陣列進(jìn)行刷新。

●芯片內(nèi)的數(shù)據(jù)輸出路徑與輸入路徑是分開的，允許在寫操作完成的同時(shí)來啟動(dòng)同一行的讀操作。403.2隨機(jī)讀寫存儲器2.EDRAM內(nèi)存條一片EDRAM的容量為1M×4位，8片這樣的芯片可組成1M×32位的存儲模塊。8個(gè)芯片共用片選信號Sel、行選通信號RAS、刷新信號Ref和地址輸入信號A0—A10。當(dāng)某模塊被選中，此模塊的8個(gè)EDRAM芯片同時(shí)動(dòng)作，8個(gè)4位數(shù)據(jù)端口D3—D0同時(shí)與32位數(shù)據(jù)總線交換數(shù)據(jù)，完成一次32位字的存取。上述存儲模塊本身具有高速成塊存取能力,這種模塊內(nèi)存儲字完全順序排放，以猝發(fā)式存取來完成高速成塊存取的方式，在當(dāng)代微型機(jī)中獲得了廣泛應(yīng)用。413.3只讀存儲器和閃速存儲器3.3.1只讀存儲器1.ROM的分類只讀存儲器簡稱ROM，它只能讀出，不能寫入。它的最大優(yōu)點(diǎn)是具有不易失性。根據(jù)編程方式不同，ROM通常分為三類：①掩模式只讀存貯器ROM②一次編程只讀存貯器PROM③多次編程只讀存貯器EPROM423.3只讀存儲器和閃速存儲器2.光擦可編程只讀存儲器(EPROM)(1)基本存儲元電路P溝道EPROM的基本電路結(jié)構(gòu)示意圖演示..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.12.swf(2)EPROM實(shí)例2716的內(nèi)部結(jié)構(gòu)圖演示..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.13.swf43選擇題1.某機(jī)器字長為16位，它的容量是1MB，按字編址，它的尋址范圍是

。A.512KB.1MC.512KB2.某機(jī)器字長為32位，它的容量是16MB，按雙字編址，它的尋址范圍是

。A.8MBB.2MC.4MAB44例題1靜態(tài)存儲器依靠什么存儲信息？動(dòng)態(tài)存儲器又依靠什么存儲信息？試比較它們的優(yōu)缺點(diǎn)。答：（1）靜態(tài)存儲器依靠雙穩(wěn)態(tài)電路的兩個(gè)穩(wěn)定來存儲信息0和1。（2）動(dòng)態(tài)存儲器是依靠電容上暫存的電荷來存儲信息，電容上有電荷為1，無電荷為0。45（3）靜態(tài)存儲器速度較快，集成度稍低，功耗大，單位價(jià)格高；動(dòng)態(tài)存儲器速度稍慢，集成度高，功耗小，單位價(jià)格較低，需要定時(shí)刷新；46例題2設(shè)某SRAM芯片存儲容量為16K*8位，問該芯片引出線的最少數(shù)目應(yīng)該是多少？動(dòng)態(tài)DRAM又如何？答：此SRAM芯片的最少引出線為27根，分別是地址線14根、數(shù)據(jù)線8根、片選CE、讀信號RD、寫信號WE、電源線和地線各一根。如果是DRAM可采用行列分時(shí)傳送，因此地址線可以減半，但要有行選通信號RAS和列選通信號CAS，故共需要22根。47例題3（徐愛萍P98）用8K*8的RAM芯片和2K*8的ROM芯片設(shè)計(jì)一個(gè)10K*8的存儲器，ROM和RAM的容量分別為2K和8K，ROM的首地址為0000H，RAM的末地址為3FFFH。（1）ROM存儲器區(qū)域和RAM存儲器區(qū)域的地址范圍分別是多少？（2）畫出存儲器控制圖及CPU的連接圖。48解：（1）ROM的地址范圍為：0000H---07FFHRAM的地址范圍為：2000H---3FFFH因?yàn)?FFF-首地址=1FFFH（8K）所以首地址=2000H（2）設(shè)計(jì)方案：ROM的地址范圍為：00000000000000

00011111111111RAM的地址范圍為：10000000000000

1111111111111149方法一以內(nèi)部地址多的為主，地址譯碼方案為：用A13來選擇。當(dāng)A13=1時(shí)選擇RAM，當(dāng)A13A12A11=000時(shí)選擇ROM。方法二以內(nèi)部地址少的為主，地址譯碼方案為：用A13A12A11來作譯碼器輸入。用Y0來選擇ROM，用Y4、Y5、Y6、Y7都選擇RAM。50例題4（唐朔飛P47）設(shè)CPU共有16根地址線和8根數(shù)據(jù)線，并用MREQ作為訪存控制信號，WR作為讀/寫信號。設(shè)計(jì)一個(gè)容量為32KB、地址范圍為0000～7FFFH且采用低位交叉編址的四體并行存儲器。要求：（1）采用下圖作列芯片，詳細(xì)畫出CPU和存儲器芯片的連接圖。（2）指出圖中每個(gè)存儲器芯片的容量及地址范圍。51解：32KB四體交叉結(jié)構(gòu)的存儲器可由4片8K*8存儲芯片組成，由于采用低位交叉編址，因此需要用末兩位地址A1、A2控制片選信號，用13根地址線A14—A2與存儲器芯片的地址線相連，每片存儲芯片的地址范圍是：第0片0，4，……，7FFCH；第1片1，5，……，7FFDH；第2片2，6，……，7FFEH；第3片3，7，……，7FFFH；52A15A14……

A2A1A00x……x00第0片0，4，……，7FFCH0x……x01第1片1，5，……，7FFDH0x……x10第2片2，6，……，7FFEH0x……x11第3片3，7，……，7FFFH53例題5（唐朔飛P48）設(shè)CPU共有20根地址線和16根數(shù)據(jù)線，并用IO/M作為訪存控制信號，RD為讀信號,WR為寫信號。CPU可通過BHE和A0來控制按字節(jié)或字兩種形式訪存(見表)。要求采用圖示的芯片，門電路自定義。試回答：BHEA0訪問形式00字01奇字節(jié)10偶字節(jié)11不訪問54（1）CPU分別按字節(jié)訪問和按字訪問的地址范圍是多少？（2）畫出CPU和存儲器芯片的連接圖，要求存儲器按字節(jié)訪問時(shí)，需要區(qū)分奇偶體，且最大64KB為系統(tǒng)程序區(qū)，與其相鄰的64KB為用戶程序區(qū)。（3）用十六進(jìn)制數(shù)寫出每片存儲芯片所占的地址空間。55解：（1）CPU按字節(jié)訪問的地址范圍為1M。CPU按字訪問的地址范圍為512K。（2）按照題意，我們選用32K*8的存儲芯片，其中系統(tǒng)區(qū)64KB選兩片32K*8的ROM，用戶程序區(qū)64KB選兩片32K*8的RAM。該題的難點(diǎn)在于片選邏輯。由于按字還是按字節(jié)訪問受BHE和A0的控制，因此可以用BHE和A0分別控制138譯碼器的輸入端B和A，而A15—A1與存儲器的地址線相連。余下的A16接138的輸入端C，具體連接見圖。56譯碼器輸出Y4有效時(shí)，同時(shí)選ROM1和ROM2，CPU以字形式訪問；Y5有效時(shí)，選ROM1（奇體），Y6有效時(shí)，選ROM2（偶體），CPU以字節(jié)形式訪問。同理，譯碼器輸出Y0控制CPU可按字形式訪問RAM1和RAM2；Y1和Y2有效時(shí)，分別按字節(jié)訪問RAM1（奇體）和RAM2（偶體）。57（3）所有存儲芯片的地址范圍為：64K*8的ROM地址范圍如下：A19…A16A15……A11……A7……A3……A0111111111111111111111111000000000000000064K*8的RAM地址范圍如下：A19…A16A15……A11……A7……A3……A0111011111111111111111110000000000000000058ROM1為最大的奇地址FFFFH---F0001H，對應(yīng)數(shù)據(jù)線D15—D8；ROM2為最大的偶地址FFFEH---F0000H，對應(yīng)數(shù)據(jù)線D7—D0；RAM1為最大的奇地址EFFFH---E0001H，對應(yīng)數(shù)據(jù)線D15—D8；RAM2為最大的偶地址EFFEH---E0000H，對應(yīng)數(shù)據(jù)線D7—D0；59例6【例3】CPU的地址總線16根(A15—A0，A0為低位)，雙向數(shù)據(jù)總線8根(D7—D0)，控制總線中與主存有關(guān)的信號有MREQ(允許訪存，低電平有效)，R/W(高電平為讀命令，低電平為寫命令)。主存地址空間分配如下：0—8191為系統(tǒng)程序區(qū)，由只讀存儲芯片組成；8192—32767為用戶程序區(qū)；最后(最大地址)2K地址空間為系統(tǒng)程序工作區(qū)。上述地址為十進(jìn)制，按字節(jié)編址?，F(xiàn)有如下存儲器芯片：EPROM：8K×8位(控制端僅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.請從上述芯片中選擇適當(dāng)芯片設(shè)計(jì)該計(jì)算機(jī)主存儲器，畫出主存儲器邏輯框圖，注意畫出選片邏輯(可選用門電路及3∶8譯碼器74LS138)與CPU的連接，說明選哪些存儲器芯片，選多少片。60例6主存地址空間分布如圖所示。根據(jù)給定條件，選用EPROM：8K×8位芯片1片。SRAM：8K×8位芯片3片，2K×8位芯片1片。3∶8譯碼器僅用Y0，Y1，Y2，Y3和Y7輸出端，且對最后的2K×8位芯片還需加門電路譯碼。主存儲器的組成與CPU連接邏輯圖如圖所示，詳細(xì)框圖請參看教材。

61例3A15A14A13A12…………A0Y0

000X…………X0000—1FFFFY1

001X…………X2000—3FFFFY2

010X…………X4000—4FFFFY3

011X…………X6000—7FFFFY4

100X…………X8000—9FFFFY5

101X…………XA000—BFFFFY6

110X…………XC000—DFFFFY7

111X…………XE000—FFFFF62例663例6138譯碼器的真值表輸入輸出CBAY0Y1Y2Y3Y4Y5Y6Y7

000011111110011011111101011011111011111011111001111011110111111011110111111011111111111064例6

主存儲器組成與CPU的連接邏輯圖

65例7設(shè)某機(jī)的尋址范圍為64K，接有8片8K的存儲芯片，存儲芯片的片選信號為CS，試回答下列問題。（1）畫出選片譯碼邏輯電路（可選用138）。（2）寫出每片RAM的地址范圍。（3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片RAM存放8K數(shù)據(jù)，以A000H為起始地址的存儲芯片都有與之相同的數(shù)據(jù)，分析故障原因。（4）如果出現(xiàn)譯碼中的地址線A13與CPU斷線，并搭接到高電平上的故障，問后果如何？66例7解：

Y0接第1片

RAM

A13Y1接第2片

RAM

A14A15

Y7接第8片

RAM67例7(2)八片RAM的尋址范圍分別是：第1片：0000H---1FFFH;第2片：2000H---3FFFH;第3片：4000H---5FFFH;第4片：6000H---7FFFH;第5片：8000H---9FFFH;第6片：A000H---BFFFH;第7片：C000H---DFFFH;第8片：E000H---FFFFH;68例7(3)說明138譯碼器有誤，Y5輸出始終為低，故不論往哪片RAM存放數(shù)據(jù)，以A000H為起始地址的存儲芯片都有與之相同的數(shù)據(jù)。

（4）如果地址線A13搭接到高電平，則Y0、Y2、Y4、Y6均無輸出，故第1、3、5、7片RAM始終不被選中。693.3只讀存儲器和閃速存儲器3.3.2閃速存儲器1.什么是閃速存儲器閃速存儲器是一種高密度、非易失性的讀/寫半導(dǎo)體存儲器，它突破了傳統(tǒng)的存儲器體系，改善了現(xiàn)有存儲器的特性。703.4高速存儲器

713.4高速存儲器3.4.1雙端口存儲器1.雙端口存儲器的邏輯結(jié)構(gòu)雙端口存儲器是指同一個(gè)存儲器具有兩組相互獨(dú)立的讀寫控制線路,是一種高速工作的存儲器。2K×16位雙端口存儲器IDT7133的邏輯功能方框圖演示..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.16.swf它提供了兩個(gè)相互獨(dú)立的端口，即左端口右端口。它們分別具有各自的地址線、數(shù)據(jù)線和控制線，可以對存儲器中任何位置上的數(shù)據(jù)進(jìn)行獨(dú)立的存取操作。

723.4高速存儲器2.無沖突讀寫控制當(dāng)兩個(gè)端口的地址不相同時(shí)，在兩個(gè)端口上進(jìn)行讀寫操作，一定不會(huì)發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動(dòng)時(shí)，就可對整個(gè)存儲器進(jìn)行存取，每一個(gè)端口都有自己的片選控制和輸出驅(qū)動(dòng)控制。733.4高速存儲器3.有沖突的讀寫控制當(dāng)兩個(gè)端口同時(shí)存取存儲器同一存儲單元時(shí)，便發(fā)生讀寫沖突。為解決此問題，特設(shè)置了BUSY標(biāo)志。由片上的判斷邏輯決定對哪個(gè)端口優(yōu)先進(jìn)行讀寫操作，而暫時(shí)關(guān)閉另一個(gè)被延遲的端口。

1.CE判斷:如果地址匹配且在CE之前有效，片上的控制邏輯在CEL和CER之間進(jìn)行判斷來選擇端口。

2.地址有效判斷:如果CE在地址匹配之前變低，片上的控制邏輯在左、右地址間進(jìn)行判斷來選擇端口。743.4高速存儲器3.4.2多模塊交叉存儲器1.存儲器的模塊化組織一個(gè)由若干個(gè)模塊組成的主存儲器是線性編址的。這些地址在各模塊有兩種安排方式：一種是順序方式，一種是交叉方式。

..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.17.swf

順序方式：某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作，某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作，通過增添模塊來擴(kuò)充存儲器容量比較方便。但各模塊串行工作，存儲器的帶寬受到了限制。753.4高速存儲器

交叉方式：地址碼的低位字段經(jīng)過譯碼選擇不同的模塊,而高位字段指向相應(yīng)模塊內(nèi)的存儲字。連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個(gè)模塊內(nèi)的地址都是不連續(xù)的。對連續(xù)字的成塊傳送可實(shí)現(xiàn)多模塊流水式并行存取，大大提高存儲器的帶寬。763.4高速存儲器2.多模塊交叉存儲器的基本結(jié)構(gòu)四模塊交叉存儲器結(jié)構(gòu)框圖演示

..\..\..\組成原理-白中英網(wǎng)絡(luò)版\Chap03\images\3.18.swf每個(gè)模塊各自以等同的方式與CPU傳送信息。CPU同時(shí)訪問四個(gè)模塊，由存儲器控制部件控制它們分時(shí)使用數(shù)據(jù)總線進(jìn)行信息傳遞。這是一種并行存儲器結(jié)構(gòu)。773.4高速存儲器下面做定量分析：我們認(rèn)為模塊字長等于數(shù)據(jù)總線寬度，模塊存取一個(gè)字的存儲周期為T，總線傳送周期為τ，存儲器的交叉模塊數(shù)為m，為了實(shí)現(xiàn)流水線方式存取，應(yīng)當(dāng)滿足

T=mτ

（m=T/τ稱為交叉存取度）

交叉存儲器要求其模塊數(shù)必