專科《數(shù)字邏輯》復習題庫和答案

?？啤稊?shù)字邏輯》復習題庫及答案一、選擇題1．和二進制數(shù)(1100110111.001)等值的十六進制數(shù)學是()。A.337.2B.637.22．是8421BCD碼的是（）A.10103．和二進制碼1100對應的格雷碼是（）A.00114．和邏輯式相等的式子是()A.ABCC.1467.1D.c37.4B.0101C.1100D.1111C.1010C.AB.1100D.0101B.1+BCD.5．若干個具有三態(tài)輸出的電路輸出端接到一點工作時，必須保證（）A.任何時候最多只能有一個電路處于三態(tài)，其余應處于工作態(tài)。B.任何時候最多只能有一個電路處于工作態(tài)，其余應處于三態(tài)。C.任何時候至少要有兩個或三個以上電路處于工作態(tài)。D.以上說法都不正確。6．A+B+C++A=（）A.AB.7．下列等式不成立的是（）C.1D.A+B+CA.B.(A+B)(A+C)=A+BCC.AB+AC+BC=AB+BCD.8．A.ABCB.A+B+CC.D.9．欲對全班53個同學以二進制代碼編碼表示，最少需要二進制的位數(shù)是()A.5B.6C.10D.5310．一塊數(shù)據(jù)選擇器有三個地址輸入端，則它的數(shù)據(jù)輸入端應有（）。A.3B.6C.8D.111．或非門構成的基本RS觸發(fā)器，輸入端SR的約束條件是（）A.SR=0B.SR=1C.D.12．在同步方式下，JK觸發(fā)器的現(xiàn)態(tài)Qn=0，要使Qn+1=1，則應使（）。B.J=0，K=1C.J=1，K=XD.J=0，K=X13．一個T觸發(fā)器，在T=1時，來一個時鐘脈沖后，則觸發(fā)器()。A.保持原態(tài)B.置0C.置1D.翻轉14．在CP作用下，欲使D觸發(fā)器具有Qn+1A.J=K=0=的功能，其D端應接（）A.1B.0C.D.15．一片四位二進制譯碼器，它的輸出函數(shù)有（）A.1個B.8個C.10個D.16個16．比較兩個兩位二進制數(shù)A=A1A0和B=B1B0，當A>B時輸出F=1，則F的表達式是（）。A.C.B.D.17．相同計數(shù)模的異步計數(shù)器和同步計數(shù)器相比，一般情況下（）A.驅動方程簡單C.工作速度快B.使用觸發(fā)器的個數(shù)少D.以上說法都不對18．測得某邏輯門輸入A、B和輸出F的波形如下圖，則F(A，B)的表達式是（）A.F=ABB.F=A+BC.D.19．Moore和Mealy型時序電路的本質(zhì)區(qū)別是（）A.沒有輸入變量B.當時的輸出只和當時電路的狀態(tài)有關，和當時的輸入無關C.沒有輸出變量D.當時的輸出只和當時的輸入有關，和當時的電路狀態(tài)無關20．n級觸發(fā)器構成的環(huán)形計數(shù)器，其有效循環(huán)的狀態(tài)數(shù)為（）A.n個B.2n個C.2n-1個D.2n個21．ROM電路由地址譯碼器和存儲體構成，若譯碼器有十個地址輸入線，則最多可有（）個字。B.102C.210D.10422．74LS160十進制計數(shù)器它含有的觸發(fā)器的個數(shù)是（）A.1個B.2個C.4個D.6個23．組合型PLA是由（）構成A.10A.與門陣列和或門陣列B.一個計數(shù)器C.一個或陣列D.一個寄存器24．TTL與非門的多余腳懸空等效于()。A.１25．設計一個8421碼加1計數(shù)器，至少需要（）觸發(fā)器A.3個B.4個C.6個D.10個26．以下哪一條不是消除竟爭冒險的措施（）A.接入濾波電路B.利用觸發(fā)器C.加入選通脈沖D.修改邏輯設計27．主從觸發(fā)器的觸發(fā)方式是（）B.CP上升沿C.CP下降沿B.０C.ＶccD.VeeA.CP=1D.分兩次處理28．下列說法中，（）不是邏輯函數(shù)的表示方法。A．真值表和邏輯表達式B．卡諾圖和邏輯圖C．波形圖和狀態(tài)圖29．已知某觸發(fā)器的特性所示（觸發(fā)器的輸入用A、B……表示）。請選擇與具有相同功能的邏輯表達式是（）。A．B．C．Qn+1Qn說明保持置0AB00011001置111翻轉30．用ROM實現(xiàn)四位二進制碼到四位循環(huán)碼的轉換，要求存儲器的容量為（）。A．8B．16C．32D．6431．下列信號中，（）是數(shù)字信號。A．交流電壓B.開關狀態(tài)C.交通燈狀態(tài)D.無線電載波32．余3碼10001000對應2421碼為（）A.01010101B.10000101C.10111011D.1110101133．若邏輯函數(shù)，則F和G相與的結果為（）A.B.1C.D.034．為實現(xiàn)D觸發(fā)器轉換為T觸發(fā)器，圖所示的虛線框內(nèi)應是（）A.或非門B.與非門C.異或門D.同或門35．完全確定原始狀態(tài)表中的五個狀態(tài)A、B、C、D、E，若有等效對A和B，B和D，C和E，則最簡狀態(tài)表中只含（）個狀態(tài)A.2B.3C.1D.436．下列觸發(fā)器中，沒法約束條件的是（）A.時鐘C.主從觸發(fā)器觸發(fā)器B.基本觸發(fā)器D.邊沿D觸發(fā)器37．組合邏輯電路輸出與輸入的關系可用（）描述A.真值表B.狀態(tài)表C.狀態(tài)圖D.邏輯表達式38．實現(xiàn)兩個4位二進制數(shù)相乘的組合電路，其輸入輸出端個數(shù)應為（）A.4入4出B.8入8出C.8入4出D.8入5出39．組合邏輯電路中的險象是由于（）引起的A.電路未達到最簡C.電路中的時延B.電路有多個輸出D.邏輯門類型不同40．設計一個五位二進制碼的奇偶位發(fā)生器，需要（）個異或門A.2B.3C.4D.541．下列觸發(fā)器中，（）不可作為同步時序邏輯電路的存儲元件。A.基本R-S觸發(fā)器C.J-K觸發(fā)器B.D觸發(fā)器D.T觸發(fā)器42．構造一個模10同步計數(shù)器，需要（）觸發(fā)器A.3個B.4個C.5個D.10個43．實現(xiàn)同一功能的Mealy型同步時序電路比Moore型同步時序電路所需要的（）A.狀態(tài)數(shù)目更多B.狀態(tài)數(shù)目更少C.觸發(fā)器更多D.觸發(fā)器一定更少44．同步時序電路設計中，狀態(tài)編碼采用相鄰編碼法的目的是（）A.減少電路中的觸發(fā)器C.提高電路可靠性B.提高電路速度D.減少電路中的邏輯門45．脈沖異步時序邏輯電路的輸入信號可以是（）A.模擬信號C.脈沖信號B.電平信號D.時鐘脈沖信號46．電平異步時序邏輯電路不允許兩個或兩個以上輸入信號（）A.同時為0C.同時改變B.同時為1D.同時出現(xiàn)47．脈沖異步時序邏輯電路中的存儲元件可以采用（）A.時鐘控制RS觸發(fā)器C.基本RS觸發(fā)器B.D觸發(fā)器D.JK觸發(fā)器48．八路數(shù)據(jù)選擇器應有（）個選擇控制器A.2B.3C.6D.849．移位寄存器T1194工作在并行數(shù)據(jù)輸入方式時，MAMB取值為（）A.00B.01C.10D.1150．半導體存儲器（）的內(nèi)容在掉電后會丟失A.MROMB.RAMC.EPROMD.E2PROM51．EPROM是指（）A.隨機讀寫存儲器B.只讀存儲器C.可擦可編程只讀存儲器D.電可擦可編程只讀存儲器52．用PLA進行邏輯設計時，應將邏輯函數(shù)表達式變換成（）A.異或表達式B.與非表達式C.最簡“與—或”表達式D.標準“或—與”表達式53．補碼1.1000的真值為（）A.+1.1000B.-1.1000C.-0.1000D.-0.000154．下列哪個函數(shù)與邏輯函數(shù)F=A⊙B不等（）A.C.B.D.55．PROM、PLA、和PAL三種可編程器件中，（）是不能編程的A.PROM的或門陣列B.PAL的與門陣列C.PLA的與門陣列和或門陣列D.PROM的與門陣列56．下列中規(guī)模通用集成電路中，（）屬于組合邏輯電路A.4位計數(shù)器T4193C.4位寄存器T1194B.4位并行加法器T693D.4位數(shù)據(jù)選擇器T58057．數(shù)字系統(tǒng)中，采用（）可以將減法運算轉化為加法運算A.原碼B.補碼C.Gray碼D.反碼58．十進制數(shù)555的余3碼為（）.010*********C.100010001000D.01010101100059．下列邏輯門中，（）不屬于通用邏輯門A.與非門B.或非門C.或門D.與或非門60．n個變量構成的最小項mi和最大項Mi之間，滿足關系（）A.C.B.D.參考答案如下：1-5ABCDB6-10CCCBC11-15ACDDD16-20CACBA21-25CCAAB26-30BDCCD31-35（BC）C（AC）DA36-40（CD）（AD）BCC41-45ABBD（CD）46-50C（ABCD）BDB51-55CCCAD56-60（BD）（BD）CC（BC）二、填空題1.(496)的8421碼為010010010110。)種零的表示形式。2.補碼只有(一3.邏輯變量反映邏輯狀態(tài)的變化，邏輯變量僅能取值(“0”或“1”)。4.如果A，B中只要有一個為1，則F為l；僅當A，B均為0時，F(xiàn)才為0。該邏輯關系可用式子(F=A+B)表示。5.在非邏輯中，若A為０，則F為1；反之，(若A為l，則F為06.基本的邏輯關系有(與、或、非)三種。)。7.邏輯表達式是由(邏輯變量和“或”、“與”、“非”3種運算符8.邏輯函數(shù)表達式有(“積之和”表達式與“和之積”表達式)所構成的式子。)兩種基本形式。9.假如一個函數(shù)完全由最小項所組成，那么這種函數(shù)表達式稱為(標準“積之和”)表達式。10.3個變量最多可以組成(8)個最小項。)恒等于0。11.n個變量的所有最大項的(“積”12.在同一邏輯問題中，下標相同的最小項和最大項之間存在(互補)關系。13.求一個函數(shù)表達式的標準形式有兩種方法，(一種是代數(shù)轉換法，另一種是真值表轉換法)。14.最簡邏輯電路的標準是:(門數(shù)最少；門的輸入端數(shù)最少；門的級數(shù)最少15.邏輯函數(shù)化簡的三種方法，即(代數(shù)化簡法、卡諾圖化簡法和列表化簡法16.(N)個變量的卡諾圖是一種由2的n次方個方格構成的圖形。)。)。17.一個邏輯函數(shù)可由圖形中若干方格構成的區(qū)域來表示，并且這些方格與包含在函數(shù)中的各個(最小項)相對應。18.一只四輸入端或非門，使其輸出為1的輸入變量取值組合有(1)種。19.邏輯函數(shù)化簡的目的是(簡化電路的結構，使系統(tǒng)的成本下降。)。20.常見的化簡方法有(代數(shù)法、卡諾圖法和列表法)。22.代數(shù)化簡法是運用(邏輯代數(shù)的公理和基本定理)三種。21.F=A+BC的最小項為(m3,m4,m5,m6,m7)對邏輯函數(shù)表達式進行化簡。23.所謂邏輯上相鄰的最小項是指這樣兩個乘積項，如果它們都包含(有n個變量，且這n個變量中僅有一個變量是不同的)，則稱這兩個乘積項是相鄰的。24.化簡多輸出函數(shù)的關鍵是(通過反復試探和比較充分利用各個輸出函數(shù)間的公共項25.(代數(shù)化簡法)和卡諾圖化簡法都可用來化簡多輸出函數(shù)。26.對于兩輸入的或非門而言，只有當為(A、B同時為0時)。)時輸出為１。27.組合邏輯電路在任意時刻的穩(wěn)定輸出信號取決于（此時的輸入）。28.全加器是一種實現(xiàn)（計算一位二進制數(shù)和的電路）功能的邏輯電路。29.半加器是指兩個(同位二進制數(shù)30.組合邏輯電路由()電路組成。31.組合邏輯電路的設計過程與(32.根據(jù)電路輸出端是一個還是多個，通常將組合邏輯電路分為(單輸出和多輸出33.設計多輸出組合邏輯電路，只有充分考慮(各函數(shù)共享34.組合邏輯電路中輸出與輸入之間的關系可以由(真值表、卡諾圖、邏輯表達式等)相加。門分析)過程相反。)兩類。)，才能使電路達到最簡。)來描述。35.我們一般將競爭分為：(臨界競爭和非臨界競爭)兩種。36.函數(shù)有（與或式37.使或與式）兩種標準表達式。為1的輸入組合有（7）個。38.時序邏輯電路按其工作方式不同，又分為（同步時序邏輯電路）和（異步時序邏輯電路）構成。）。39.同步時序電路的一個重要組成部分是存儲元件，它通常采用（觸發(fā)器40.當R=1，S=1時，基本RS觸發(fā)器的次態(tài)輸出為（保持）。41.JK觸發(fā)器的次態(tài)主要與（J，K，CP42.D觸發(fā)器的次態(tài)主要與（D，CP）因素有關。）因素有關。43.僅具有清0和置1功能的觸發(fā)器是（D觸發(fā)器）。44.僅具有"保持"和"翻轉"功能的觸發(fā)器是（T觸發(fā)器）。45.延遲元件可以是(專用的延遲元件)，也可以利用(帶反饋的組合電路本身的內(nèi)部延遲性能)。46.一般來說，時序邏輯電路中所需的觸發(fā)器n與電路狀態(tài)數(shù)N應滿足如下關系式：（2n>=N）。47.由于數(shù)字電路的各種功能是通過(邏輯運算和邏輯判斷)來實現(xiàn)的，所以數(shù)字電路又稱為數(shù)字邏輯電路或者邏輯電路。48.二進制數(shù)1101.1011轉換為八進制為(15.5449.十六進制數(shù)F6.A轉換成八進制數(shù)為(6450.常見的機器數(shù)有：（原碼、反碼和補碼三、判斷題)。)。）。1.“0”的補碼只有一種形式。正確2.奇偶校驗碼不但能發(fā)現(xiàn)錯誤，而且能糾正錯誤。錯誤3.二進制數(shù)0.0011的反碼為0.1100。錯誤4.邏輯代數(shù)中，若A·B=A+B，則有A=B。正確5.根據(jù)反演規(guī)則，邏輯函數(shù)的反函數(shù)錯誤6.用卡諾圖可判斷出邏輯函數(shù)與邏輯函數(shù)互為反函數(shù)。正確7.若函數(shù)F和函數(shù)G的卡諾圖相同，則函數(shù)和函數(shù)相等。錯誤8.門電路帶同類門數(shù)量的多少稱為門的扇出數(shù)。正確9.三態(tài)門有三種輸出狀態(tài)（即輸出高電平、輸出低電平和高阻狀態(tài)），分別代表三種不同的邏輯值。錯誤10.觸發(fā)器有兩個穩(wěn)定狀態(tài)：稱為“1”狀態(tài)，稱為“0”狀態(tài)。錯誤11.同一邏輯電路用正邏輯描述出的邏輯功能和用負邏輯描述出的邏輯功能應該一致。錯誤12.對時鐘控制觸發(fā)器而言，時鐘脈沖確定觸發(fā)器狀態(tài)何時轉換，輸入信號確定觸發(fā)器狀態(tài)如何轉換。正確13.采用主從式結構，或者增加維持阻塞功能，都可解決觸發(fā)器的“空翻”現(xiàn)象。正確14.設計包含無關條件的組合邏輯電路時，利用無關最小項的隨意性有利于輸出函數(shù)化簡。正確15.對于多輸出組合邏輯電路，僅將各單個輸出函數(shù)化為最簡表達式，不一定能使整體達到最簡。正確16.組合邏輯電路中的競爭是由邏輯設計錯誤引起的。錯誤17.在組合邏輯電路中，由競爭產(chǎn)生的險象是一種瞬間的錯誤現(xiàn)象。正確18.同步時序邏輯電路中的存儲元件可以是任意類型的觸發(fā)器。錯誤19.等效狀態(tài)和相容狀態(tài)均具有傳遞性。錯誤20.最大等效類是指含狀態(tài)數(shù)目最多的等效類。錯誤21.一個不完全確定原始狀態(tài)表的各最大相容類之間可能存在相同狀態(tài)。正確22.同步時序邏輯電路設計中，狀態(tài)編碼采用相鄰編碼法是為了消除電路中的競爭。錯誤23.同步時序邏輯電路中的無效狀態(tài)是由于狀態(tài)表沒有達到最簡導致的。錯誤24.如果一個時序邏輯電路中的存儲元件受統(tǒng)一時鐘信號控制，則屬于同步時序邏輯電路。正確25.電平異步時序邏輯電路不允許兩個或兩個以上的輸入同時為1。錯誤26.電平異步時序邏輯電路中各反饋回路之間的競爭是由于狀態(tài)編碼引起的。錯誤27.并行加法器采用超前進位的目的是簡化電路結構。錯誤28.進行邏輯設計時，采用PLD器件比采用通用邏輯器件更加靈活方便。正確29.采用串行加法器比采用并行加法器的運算速度快。錯誤四、簡答題1.與普通代數(shù)相比邏輯代數(shù)有何特點？2.什么是邏輯圖？試述由邏輯函數(shù)畫出邏輯圖的方法？3.邏輯函數(shù)式、真值表和邏輯圖三者之間有什么關系？4.代數(shù)法化簡主要有哪些步驟？5.卡諾圖在構造上有何特點？6.已知函數(shù)的邏輯表達式怎樣得到它的卡諾圖？7.組合邏輯在結構上有何特點？8.在數(shù)字電路中為什么要采用二進制？它有何特點？9.機器數(shù)與真值有何區(qū)別?10.在進行邏輯設計和分析時我們怎樣看待無關項？11.什么叫最小項和最大項?為什么把邏輯函數(shù)的“最小項之和”表達式及“最大項之積”表達式稱為邏輯函數(shù)表達式的標準形式?12.用代數(shù)化簡法化簡邏輯函數(shù)與用卡諾圖化簡邏輯函數(shù)各有何優(yōu)缺點?13.用"或非"門實現(xiàn)邏輯函數(shù)的步驟主要有哪些？14.為什么要進行組合邏輯電路的分析？15.與組合電路相比，時序電路有何特點？16.什么叫最大相容類?17.簡述觸發(fā)器的基本性質(zhì)。18.為什么同步時序電路沒有分為脈沖型同步時序電路和電平型同步時序電路？19.異步時序邏輯電路與同步時序邏輯電路有哪些主要區(qū)別?20.設[X]補=x0.x1x2x3寫出下列提問的條件：⑴若使X>1/8，問x0，x1，x2，x3應滿足什么條件？⑵若使1/8<X<1/2，問x0，x1，x2，x3應滿足什么條件？⑶若使X<-1/2，問x0，x1，x2，x3應滿足什么條件？五、計算題1.將下列邏輯函數(shù)化簡成最簡與或表達式。（1）（2）2.用一片3入8出譯碼器和必要的邏輯門實現(xiàn)下列邏輯函數(shù)：3.試用T4193四位二進制同步可逆計算器構造如下圖所示的模14的加法計數(shù)器。0010→0011→0100→0101→0110→0111→1000↑↓1111←1110←1101←1100←1011←1010←10014.分析圖中時序邏輯電路，要求：(1)指出該電路是同步還是異步時序邏輯電路？屬于Mealy模型還是Moore模型？(2)作出狀態(tài)表(3)說明電路邏輯功能5.輸入變量中無反變量時，用與非門實現(xiàn)下列邏輯函數(shù)F（A，B，C，D）=∑m（2，3，5，6）6.分析下圖給定的組合邏輯電路，寫出輸出P1，P2，P3，P4的邏輯表達式，并寫出輸出F的邏輯表達式。P2&AC&ABP1F≥1&P3B&P4C7.由與非門構成的某議案表決電路如下圖所示，其中A、B、C、D表示四個人，同意時用1表示，Z為1時表示議案通過。（1）分析電路，列出真值表，說明議案通過情況共有幾種；（2）分析A、B、C、D中誰權力最大。8.已知基本RS觸發(fā)器邏輯圖如下，試填其功能表。＆＆SR9.用卡諾圖化簡下面函數(shù)求出它的最簡與或表達式。10.下圖中設初態(tài)，試分析該電路。11.設計一個組合電路，用來判斷輸入的四位8421BCD碼A，B，C，D當其值大于或等于5時，輸出為1，反之輸出為0。12.用代數(shù)法證明等式13.試用T觸發(fā)器和門電路構成時鐘控制觸發(fā)器。14.設計一個組合邏輯電路，該電路輸入端接收兩個兩位無符號二進制數(shù)時，輸出F為1，否則F為0。試用合適的邏輯門構造出最簡電路。和，當《數(shù)字邏輯》復習題庫參考答案四、簡答題1.邏輯代數(shù)與普通代數(shù)相似子處在于它們都是用字母表示變量，用代數(shù)式描述客觀事物間的關系，但不同之處是邏輯代數(shù)是描述客觀事物間的邏輯關系，邏輯函數(shù)表達式中的邏輯變量的取值和邏輯函數(shù)值都只有兩個值，即0、1。這兩個值不具有數(shù)量大小的意義，僅表示客觀事物的兩種相反的狀態(tài)。2．用邏輯門電路實現(xiàn)的邏輯函數(shù)關系?；喿儞Q用門電路實現(xiàn)33．可以互相轉換4．用代數(shù)轉換法求一個函數(shù)“最小項之和”的形式，一般分為兩步。第一步：將函數(shù)表達式變換成一般“與—或”表達式。第二步：反復使用將表達式中所有非最小項的“與項”擴展成最小項。5．(1)n個變量的卡諾圖由2的n次方個小方格組成，每個小方格代表一個最小項；(2)卡諾圖上處在相鄰、相對、相重位置的小方格所代表的最小項為相鄰最小項。6．如果邏輯函數(shù)表達式是最小項之和的形式，則只要在卡諾圖上找出那些同給定邏輯函數(shù)包含的最小項相對應的小方格，并標以1，剩余小方格標以0，就得到該函數(shù)的卡諾圖。7．電路由門電路過程，不含記憶元件；輸入信號是單項傳輸?shù)碾娐分胁缓答伝芈贰?．二進制的特點①二進制數(shù)只有0和l兩個數(shù)碼，任何具有兩個不同穩(wěn)定狀態(tài)的元件都可用來表示1位二進制數(shù)。②二進制運算規(guī)則簡單。③二進制數(shù)的數(shù)碼0和l，可與邏輯代數(shù)中邏輯變量的"假"和"真"對應起來。也就是說，可用一個邏輯變量來表示一個二進制數(shù)碼。這樣，在邏輯運算中可以使用邏輯代數(shù)這一數(shù)學工具。9．機器數(shù)其符號與數(shù)值一起二進制代碼化。10.由于無關最小項對應的輸入變量取值組合根本不會出現(xiàn)，或者盡管可能出現(xiàn)，但相應的函數(shù)值是什么無關緊要。所以，在變量的這些取值下，函數(shù)可以任意取值0或l。11．最小項是一種特殊的乘積項。設有一個n變量的邏輯函數(shù)，在n個變量組成的乘積項(“與”項)中每一個變量或以原變量或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個乘積項稱，為n個變量的最小項。最大項是一種特殊的和項。沒有一個n變量的邏輯函數(shù)，在n個變量組成的和項(“或項)中，每一個變量或以原變量或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個和項稱為n個變量的最大項。表示形式是唯一的。12．卡諾圖法直觀但不適合變量多的函數(shù)化簡。13.用"或非"門實現(xiàn)邏輯函數(shù)的步驟為：第一步：求出函數(shù)的最簡"或-與"表達式；第二步：將最簡"或-與"表達式變換成"或非-或非"表達式；第三步：畫出邏輯電路圖。14.需要推敲邏輯電路的設計思想，或者要更換邏輯電路的某些組件，或者要評價它的技術經(jīng)濟指標。這樣，就要求我們對給定的邏輯電路進行分析。15.結論：與組合電路相比，時序電路的輸出不僅與此時輸入信號有關，還與電路原來的狀態(tài)有關。電路中具有存儲文件。16.若一個相容類不是任何其它相容類的子集時，則該相容類稱為最大相容類。17.觸發(fā)器具有以下兩個基本性質(zhì)：①觸發(fā)器有兩個穩(wěn)定的工作狀態(tài)，一個是"1"狀態(tài)，另一個是"0"狀態(tài)。當無外界信號作用時，觸發(fā)器維持原來的穩(wěn)定狀態(tài)，并能長期保持下去；②在一定的外界信號作用下，觸發(fā)器可以從一個穩(wěn)定狀態(tài)翻轉為另一個穩(wěn)定狀態(tài)，而且在外界信號消失后，仍能保持更新后的狀態(tài)。18.在同步時序電路中，輸入信號雖然有脈沖和電子兩種形式，但是在同步時鐘信號的前沿或后沿控制下它們作用于電路后引起電路狀態(tài)的變化都是相同的19．若激勵狀態(tài)與二次狀態(tài)不相同，則電路處于非穩(wěn)定狀態(tài)。20.因為[X]補=x0.x1x2x3，要X>0時，必須x0=0，此時由于X=(1/2)x1+(1/4)x2+(1/8)x