計(jì)算機(jī)組成與結(jié)構(gòu)7層次結(jié)構(gòu)存儲器

§7層次結(jié)構(gòu)的存儲器20051華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系§7層次結(jié)構(gòu)的存儲器7.1概述7.2半導(dǎo)體存儲器7.3主存儲器設(shè)計(jì)方法7.4芯片技術(shù)與發(fā)展7.5高速存儲器7.6Cache存儲器7.7高速緩存性能的評估和提高7.8虛擬存儲器7.9層次結(jié)構(gòu)存儲器的一般框架7.10P4和MADOpteron的層次結(jié)構(gòu)存儲器20052華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系§7層次結(jié)構(gòu)的存儲器7.1概述20053華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系要求：具有記憶功能能快速讀寫7.1概述存儲器功能：存放以二進(jìn)制形式表示的程序和數(shù)據(jù)存儲器操作：輸入設(shè)備輸入程序和數(shù)據(jù)存儲器寫CPU讀取指令存儲器讀CPU執(zhí)行指令讀取操作數(shù)存儲器讀CPU保存結(jié)果到存儲器存儲器寫輸出設(shè)備輸出數(shù)據(jù)存儲器讀20054華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.1概述一、存儲器分類1.按存儲介質(zhì)分半導(dǎo)體存儲器：用半導(dǎo)體器件組成的存儲器

如：集成電路芯片一般用作內(nèi)存磁表面存儲器：用磁性材料做成的存儲器

如：磁盤存儲器、磁帶存儲器一般用作外存光存儲器：根據(jù)光學(xué)原理制成

如光盤用作外存

20055華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系一、存儲器分類2.按存儲方式分隨機(jī)存儲器：信息的存取時間與信息存放的物理位置無關(guān)特點(diǎn)：速度快如：半導(dǎo)體存儲器順序存儲器：只能按某種順序來存取，存取時間和存儲單元物理位置有關(guān)

特點(diǎn)：速度慢、容量大、成本低如：磁帶存儲器半順序存儲器：具有隨機(jī)和順序兩種操作

如：磁盤存儲器找道為隨機(jī)操作；讀取扇區(qū)內(nèi)容則為順序操作20056華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系一、存儲器分類3.按存儲器的讀寫功能分只讀存儲器(ROM)：存儲內(nèi)容固定，一般僅進(jìn)行讀取操作。用于保存參數(shù)、數(shù)據(jù)或系統(tǒng)程序隨機(jī)讀寫存儲器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲器4.按信息的可保存性分非永久記憶的存儲器：斷電后信息即消失的存儲器永久記憶性存儲器：斷電后仍能保存信息的存儲器例：磁盤、光盤等，包括ROM例：RAM20057華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系一、存儲器分類5.按在計(jì)算機(jī)系統(tǒng)中的作用分主存儲器輔助存儲器高速緩沖存儲器控制存儲器——微程序控制器中用于存放微指令的存儲器存儲器系統(tǒng)

20058華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.1概述二、存儲器的層次結(jié)構(gòu)存儲器設(shè)計(jì)目標(biāo)：

容量大，速度快，成本低各部分各有側(cè)重，從總體上來提高存儲器性能

解決三者之間矛盾的方法:目前通常采用多級存儲器體系結(jié)構(gòu)高速緩沖存儲器主存儲器外存儲器20059華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器的層次結(jié)構(gòu)分層次的依據(jù)：程序訪問的局部性理論：·時間局部性如果一個存儲單元被訪問，則可能這個單元將很快會再次被訪問·空間局部性如果一個存儲單元被訪問，則該單元鄰近的單元很快會再次被訪問循環(huán)、子程序順序執(zhí)行200510華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器的層次結(jié)構(gòu)

框圖：

c

a

c

h

e

外

存

CPU

寄存器

c

a

c

h

e

主

存

一般用SRAM實(shí)現(xiàn)，存取速度快，但價(jià)格高一般用DRAM實(shí)現(xiàn)，存取速度較SRAM慢，集成度高，價(jià)格相對便宜磁盤、光盤等，容量大，位價(jià)格相對便宜200511華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu)

結(jié)構(gòu)圖：CPU寄存器Cache主存

磁盤Cache

磁盤

磁帶

光盤CPU能直接訪問的存儲器稱為內(nèi)存儲器，包括高速緩沖存儲器和主存儲器CPU不能直接訪問外存儲器，外存儲器的信息必須調(diào)入內(nèi)存儲器后才能被CPU進(jìn)行處理200512華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu)各級存儲器的用途和特點(diǎn)：圖7-1名稱簡稱用途特點(diǎn)高速緩沖存儲器Cache高速存取指令和數(shù)據(jù)存取速度快，但存儲容量小主存儲器主存存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)存取速度較快，存儲容量較大外存儲器外存存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫存儲容量大，位成本低200513華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu)存儲層次體系：離處理器較近的一級是較遠(yuǎn)層次的子集·數(shù)據(jù)復(fù)制僅在相鄰層次之間進(jìn)行；·復(fù)制單位為塊（行）；圖7-2·若處理器需要的數(shù)據(jù)在高層的某個塊里，則

命中；若不在，這次數(shù)據(jù)請求稱為缺失；·命中率（N1為命中的數(shù)據(jù)，N2為缺失的數(shù)據(jù)）H=N1N1+N2200514華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu)性能分析

1.兩級存儲體系設(shè)：M1(內(nèi)存)、M2(外存)為兩級存儲器；

Si為Mi的容量，S為整個存儲結(jié)構(gòu)的容量；

Ci為Mi的單位成本，C為整個存儲結(jié)構(gòu)的單位成本

TAi為Mi的存取時間，TA為平均存取時間顯然：S1S2;C1C2;TA1TA2

結(jié)論1：總?cè)萘縎=S1+S2

結(jié)論2：平均價(jià)格C=(C1S1+C2S2)/(S1+S2)當(dāng)S2S1C接近于M2的C2

因?yàn)镸2的位價(jià)格低，所以總成本低200515華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.兩級存儲體系分析速度：若CPU訪問的內(nèi)容已在M1中，則平均存取速度TA=TA1若CPU訪問的內(nèi)容不在M1中，則必須M2M1,TA=TA2

TA=N1TA1+N2TA2N1+N2設(shè)：N1為M1中一次訪問到的信息量N2為M1中沒有找到需從M2中調(diào)入的信息量則：200516華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.兩級存儲體系設(shè)命中率為：顯然：0H1H=N1N1+N2CPU能在M1中一次獲得數(shù)據(jù)的比率代入上式：TA=N1TA1+N2TA2N1+N2=N1+N2TA2N1+N2-N1N1N1+N2TA1+N1=HTA1+(1-H)TA2結(jié)論3：二級存儲體系無法解決速度與成本的矛盾①存儲器的存取速度取決于H，H越大，TA越接近于TA1。②內(nèi)存速度不提高，TA不可能提高，而提高TA，成本必上升。200517華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系設(shè)計(jì)思想采用少量昂貴的快存與大量廉價(jià)的存儲器相配合總體上提高系統(tǒng)的運(yùn)行速度性能分析2.三級存儲體系解決速度與成本的矛盾以及容量與成本的矛盾分析兩級存儲器速度慢的原因：①存儲器的存取速度本身慢于CPU的速度；②二級存儲體系外存與內(nèi)存的數(shù)據(jù)交互又影響了速度解決方案

采用了分級存儲體系，使各部分各有側(cè)重，從總體上來提高存儲器性能。

200518華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系·Cache：強(qiáng)調(diào)快速存取，力求與CPU速度相匹配·外存：強(qiáng)調(diào)大的存儲容量，以滿足大容量存儲要求2.三級存儲體系

高速緩沖存儲器主存儲器外存儲器——必須先通過接口電路將信息以批量方式送入內(nèi)存，才能由CPU訪問CPU可直接訪問快存主存外存速度成本容量200519華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系3.1存儲器概述三、主存儲器的技術(shù)指標(biāo)

1.存儲容量一個存儲器中可以容納的存儲單元總數(shù)，存儲容量的單位有B、K、M、G、T等存儲容量反映了存儲空間的大小字存儲單元/字地址字節(jié)存儲單元/字節(jié)地址按字尋址的計(jì)算機(jī)按字節(jié)尋址的計(jì)算機(jī)200520華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、主存儲器的技術(shù)指標(biāo)2.存儲速度反映存儲器速度的指標(biāo)：

（1）存取時間（tA）

又稱存儲器訪問時間，即：從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間，單位為ns。（2）存儲周期（tRC）是指連續(xù)啟動兩次讀操作所需間隔的最小時間，通常略大于存取時間，單位為ns。（3）存儲器帶寬是指單位時間里存儲器所存取的信息量，單位為：位/秒、字節(jié)/秒，是衡量數(shù)據(jù)傳輸速率的重要技術(shù)指標(biāo)200521華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、主存儲器的技術(shù)指標(biāo)3.性能/價(jià)格比性能：容量、速度、可靠性等對不同應(yīng)用的存儲器有不同的要求性能/價(jià)格比是衡量整個存儲系統(tǒng)的重要指標(biāo)200522華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系§7層次結(jié)構(gòu)的存儲器7.1概述7.2半導(dǎo)體存儲器200523華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.2半導(dǎo)體存儲器內(nèi)存普遍采用半導(dǎo)體存儲器特點(diǎn)：存儲體積小可靠性高速度快價(jià)廉200524華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.2半導(dǎo)體存儲器一、半導(dǎo)體存儲器分類

按半導(dǎo)體材料不同分按存儲原理不同分

雙極型(TTL)半導(dǎo)體存儲器RAM靜態(tài)MOS存儲器（SRAM）金屬氧化物(MOS)半導(dǎo)體存儲器動態(tài)MOS存儲器（DRAM）

掩模式只讀存儲器ROMROM熔絲式PROM可編程只讀存儲器光可擦除可編程只讀存儲器EPROM電可擦除可編程只讀存儲器EEPROMFlash：非揮發(fā)性，可聯(lián)機(jī)讀寫200525華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.2半導(dǎo)體存儲器二、MOS型RAM1.SRAM（1）基本存儲元組成存儲器的基本單元是存儲元用來存儲一位二進(jìn)制信息0或1SRAM的存儲元由MOS管觸發(fā)器電路組成200526華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM六管SRAM存儲元T3、T4為負(fù)載管T1、T2組成觸發(fā)器：存儲元的基本部分T5、T6、T7、T8為開關(guān)管分別由X地址譯碼線和Y地址譯碼線控制200527華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM六管SRAM存儲元記憶功能記憶“1”截止導(dǎo)通10200528華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM六管SRAM存儲元記憶功能記憶“0”截止導(dǎo)通10結(jié)論：電路有兩個穩(wěn)定的狀態(tài)，分別表示“0”或“1”狀態(tài)200529華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM六管SRAM存儲元②快速讀寫

寫操作·地址選中·數(shù)據(jù)送存儲器·寫命令到導(dǎo)通10導(dǎo)通導(dǎo)通導(dǎo)通200530華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM六管SRAM存儲元②快速讀寫

讀操作·地址選中·讀命令到·存儲器送出數(shù)據(jù)導(dǎo)通10導(dǎo)通導(dǎo)通導(dǎo)通200531華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM六管SRAM存儲元③保持?jǐn)?shù)據(jù)

地址未選中截止10截止截止截止200532華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM（2）SRAM存儲器的組成存儲體地址譯碼電路讀寫電路控制電路200533華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成框圖：64×64=4096存儲矩陣I/O電路Y譯碼器輸出驅(qū)動控制電路1216…驅(qū)動器X譯碼器地址反相器1642……1642………………A0A1A5164…………數(shù)據(jù)輸出數(shù)據(jù)輸入讀/寫片選A6A7A11存儲體：存儲元的集合，存儲單元按矩陣形式排列，由X選擇線（行線）和Y選擇線（列線）的交叉來選擇所需的存儲單元地址譯碼器：通過行、列地址譯碼，產(chǎn)生譯碼選擇線，選中某一存儲單元200534華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成存儲體——存儲器中存儲信息的實(shí)體，是所有存儲元的集合

計(jì)算機(jī)存儲信息的最小單位計(jì)算機(jī)存取信息（尋址）的最小單位

存儲元（bit）若干存儲元

存儲單元

許許多多存儲單元存儲體200535華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系CPU送出地址信息

存儲器地址寄存器

地址譯碼器產(chǎn)生相應(yīng)的X、Y譯碼選擇線選中某一存儲單元

（2）SRAM存儲器的組成地址譯碼器——接受CPU的地址信息，并完成譯碼。

譯碼地址總線200536華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成單譯碼方式：只使用一個地址譯碼器，每條地址譯碼選擇線對應(yīng)一個存儲單元適用于小容量存儲器雙譯碼方式：二維編碼方案，采用兩個譯碼器，存儲體矩陣排列，通過X地址譯碼選擇線和Y地址譯碼選擇線確定某一個存儲單元適用于大容量存儲器200537華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成雙譯碼結(jié)構(gòu)：·地址譯碼器分為X向和Y向兩個譯碼器·每個譯碼器有n/2個輸入端，輸出的地址譯碼選擇線為2n/2·X向和Y向譯碼器輸出線交叉，可以得到2n個輸出結(jié)果·雙譯碼器需要譯碼輸出線2×2n/2根；而單譯碼器則需要2n根譯碼輸出線單譯碼：設(shè)地址線N=10，則譯碼選擇線為2N=1024雙譯碼：設(shè)地址線N=10，則譯碼選擇線為2×2n/2=64200538華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成驅(qū)動器雙譯碼結(jié)構(gòu)中，一條X方向的選擇線要驅(qū)動掛在其上的所有存儲元電路，故其負(fù)載很大。加驅(qū)動器，增加驅(qū)動能力，以推動線上的所有存儲元電路。

I/O電路用于控制被選中的存儲元內(nèi)容的讀出或?qū)懭氩僮?；具有放大信息的作用?00539華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成

片選與讀／寫控制電路片選：多片存儲器芯片構(gòu)成存儲器時，以選擇某一芯片工作。讀/寫控制：接受CPU的讀/寫命令，對存儲器進(jìn)行讀/寫操作。

輸出驅(qū)動電路具有三態(tài)功能的輸出緩沖器。200540華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.SRAM（3）SRAM存儲器芯片的規(guī)格和實(shí)例規(guī)格2114（1K×4位）6116（2K×8位）

6264（8K×8位）

等等多片連接可構(gòu)成不同容量的存儲器200541華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例實(shí)例：Intel2114（1K×4位）框圖

行選擇64×64存儲矩陣列I/O控制列選擇輸入數(shù)據(jù)控制I/O1A3A4A5A6A7A8I/O2I/O3I/O4CSWEA0A1A2A9164116VccGND

4096個六管存儲元電路排成了64×64的矩陣地址線A3－A8用于行譯碼，A0,A1,A2,A9用于列譯碼，每根列選擇線同時連接4位CS’和WE’通過三態(tài)門控制數(shù)據(jù)的輸入和輸出讀寫控制：低電平為寫高電平為讀片選：低電平有效200542華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例Intel2114（1K×4位）外部引腳：A9～A0:10根地址線，選1K存儲單元（4位）I/O4～I(xiàn)/O1:4位輸入輸出數(shù)據(jù)線CS’:片選WE’:寫操作（L）；讀操作（H）VCC:電源GND：地200543華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例

Intel2114（1K×4位）

行選擇64×64存儲矩陣列I/O控制列選擇輸入數(shù)據(jù)控制I/O1A3A4A5A6A7A8I/O2I/O3I/O4CSWEA0A1A2A9164116VccGND200544華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例Intel2114（1K×4位=4096=64×64）

內(nèi)部結(jié)構(gòu)①行地址(A3-A8)64根行選擇線列地址(A0-A2,A9)16根列選擇線64×64矩陣每條同時接4位②存儲元數(shù)據(jù)I/O電路輸出三態(tài)門數(shù)據(jù)總線I/Oi輸入三態(tài)門③由片選信號及寫信號控制輸入輸出三態(tài)門200545華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例2114操作時序時序——描述器件的動態(tài)工作過程①讀周期

tCXtRCtAtCOtOTDtOHAtRC

讀周期時間tA

讀出時間tCO

片選到數(shù)據(jù)輸出延遲tCX

片選到輸出有效tOTD

從斷開片選到輸出變?yōu)槿龖B(tài)tOHA

地址改變后的維持時間200546華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例①讀周期·讀出過程：地址有效CS’有效數(shù)據(jù)輸出·滿足條件：地址有效經(jīng)tA時間；片選有效經(jīng)tCO時間?！?shù)據(jù)保持時間：CS’無效后的tOTD內(nèi)；當(dāng)?shù)刂犯淖兒蟮膖OHA時間內(nèi)?！ぷx周期為tRC﹥讀出時間tA200547華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例②寫周期tDWtWCtAWtWtDHtWRtWC

寫周期時間tW

寫數(shù)時間tWR

寫恢復(fù)時間tDTW

從寫信號有效到輸出三態(tài)的時間tDW

數(shù)據(jù)有效時間tDH

寫信號無效后數(shù)據(jù)保持時間tDTW200548華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例·寫入過程：地址有效CS’有效數(shù)據(jù)輸出為高阻寫入寫命令有效數(shù)據(jù)輸入·命令：寫命令寬度：CS’與WE’相與至少為tW；·地址：寫命令有效期間地址不允許變化∴地址有效時間至少為：tWC=tAW+tW+tWR·數(shù)據(jù)：寫入的數(shù)據(jù)必須在CS’、WE’無效前的tDW

時間之前在數(shù)據(jù)總線上穩(wěn)定200549華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例

例1）請指出下圖中寫入時序中的錯誤寫入存儲器的時序信號必須同步。通常，當(dāng)R/W線加負(fù)脈沖時，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的

錯誤正確200550華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、MOS型RAM2.DRAM（1）四管動態(tài)存儲元——為了提高集成度，去掉T3、T4管不需電源持續(xù)供電，節(jié)省功耗動態(tài)存儲元是利用電路中柵極電容存儲電荷的原理來保存信息的∴需較高的輸入阻抗，以防止電容快速放電，一般均采用MOS電路200551華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM四管DRAM存儲元：預(yù)充管：同一列的位線上接有兩個公共的預(yù)充管200552華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM寫入操作：①地址譯碼選中控制管導(dǎo)通②I/O與I/O’加相反的電平。通過T5,T6,T7,T8，所存信息送到A,B端，T1，T2管的柵極電容存儲相應(yīng)的電荷③地址撤消控制管斷開靠T1,T2管柵極電容的存儲作用，可以在一定時間內(nèi)(幾ms)保存寫入的信息1001需定時刷新200553華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM讀出操作：①預(yù)充電T9,T10管導(dǎo)通電源對位線電容CD,CD’充電②當(dāng)字選擇線有效使T5,T6導(dǎo)通時存儲的信息通過A,B向位線輸出。若原存儲的是“1”，則電容C2上存有電荷，T2導(dǎo)通，而T1截止，使CD’上的預(yù)充電荷經(jīng)T2泄漏，故D’=0，而D=1，信號通過I/O’和I/O輸出③CD上的電荷通過A又向C2補(bǔ)充，故讀出也起到刷新的作用1001④當(dāng)位選擇線使T7,T8導(dǎo)通時D,D’上的信息輸出至I/O,I/O’200554華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM刷新操作——按所存信息補(bǔ)充柵極電荷①若原存“1”T2導(dǎo)通(T1截止)C2慢慢放電，A點(diǎn)↓②預(yù)充電T9,T10管導(dǎo)通電源對位線電容CD,CD’充電③當(dāng)字選擇線有效使T5,T6導(dǎo)通時A與D相連，進(jìn)行充電;B與D’相連，進(jìn)行放電1001④位選擇線無效，T7,T8截止，封鎖信號向外輸出，僅達(dá)到刷新目的·刷新無需列選擇信號，即可按行進(jìn)行，給出行地址，一行同時刷新；·刷新必須定時（幾ms）進(jìn)行，否則所存信息可能丟失200555華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM（2）單管DRAM存儲元：寫入：字選擇線有效T1管導(dǎo)通信息由數(shù)據(jù)線（位線）存入電容C中讀出：字選擇線有效存儲在電容C上的電荷，通過T1輸出到數(shù)據(jù)線上經(jīng)讀出放大器即可得到存儲信息由于CD的存在，位線上得到的電壓遠(yuǎn)小于原C上存儲的電壓，需對讀出信號進(jìn)行放大；同時由于C上的電荷減少，每次讀出后要及時對讀出單元進(jìn)行刷新為破壞性讀出CD?C分布電容200556華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM單管、四管DRAM存儲元比較：名稱優(yōu)點(diǎn)缺點(diǎn)四管存儲元電路外圍電路比較簡單管子多，占用的芯片面積大單管存儲元電路元件數(shù)量少，集成度高需要有高鑒別能力的讀出放大器配合工作，外圍電路比較復(fù)雜。200557華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM（3）DRAM存儲器芯片的規(guī)格和實(shí)例規(guī)格2108（8K×1位）2116（16K×1位）

2164（64K×1位）

MCM516100（16M×1位）等等多片連接可構(gòu)成不同容量的存儲器200558華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM

實(shí)例：Intel2116（16K×1位）框圖32×128存儲元128位輸出放大器32×128存儲元64條選擇線的譯碼器128位輸出放大器的譯碼器和I/O門32×128存儲元128位輸出放大器32×128存儲元64條選擇線的譯碼器輸出鎖存器和緩沖器寫命令鎖存器時鐘發(fā)生器(2)時鐘發(fā)生器(1)RASWEDINDOUTA0……A67位地址鎖存器(行)7位地址鎖存器(列)輸入數(shù)據(jù)鎖存器CASI/OI/O存儲元：(324)128=16K存儲矩陣·由行地址選擇四個存儲體中某一個的某一行·由列地址選擇128個存儲元中的某一個1#2#3#4#結(jié)構(gòu)大體與SRAM存儲芯片相似，不同點(diǎn)為：①由于集成度高，地址線一般采用復(fù)用技術(shù)，即CPU送來的地址信號應(yīng)分成行、列地址兩次送入。行、列地址分別由行選擇信號（RAS’）和列選擇信號（CAS’）選通；②DRAM無片選信號，可由RAS’和CAS’選擇芯片。200559華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM地址復(fù)用技術(shù)：刷新僅需行地址200560華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM2116操作時序

①讀周期地址：行/列地址分時傳送，分別由RAS’和CAS’的下降沿打入行/列地址鎖存器保證地址正確輸入：·行/列地址信號必須在選通信號之前穩(wěn)定到達(dá)(行tASR/列tASC)·并在選通信號有效后保持一段時間(tAH)200561華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2116操作時序

①讀周期讀數(shù)據(jù)：行地址有效行選擇信號有效列選擇信號有效列地址有效行選擇信號、列選擇信號及地址撤銷數(shù)據(jù)輸出列選擇信號有效后的tCAC時間200562華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2116操作時序②寫周期寫數(shù)據(jù)：行地址有效行選擇信號有效列選擇信號有效列地址、數(shù)據(jù)有效寫命令有效行選擇信號、列選擇信號及地址撤銷數(shù)據(jù)寫入·寫命令寬度應(yīng)大于tWP;·在寫命令作用期間，地址、數(shù)據(jù)信號均要求穩(wěn)定200563華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2116操作時序③刷新周期·2116的刷新周期為2ms·刷新以行進(jìn)行，要求在2ms內(nèi)對所有存儲行刷新一遍（128行）·為控制刷新操作，需外部電路支持·刷新定時器·刷新計(jì)數(shù)器·刷新地址寄存器等刷新行地址和RAS’撤銷刷新行地址有效RAS’有效200564華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM（4）DRAM的刷新刷新過程：讀出過程，恢復(fù)柵極電容的電荷刷新周期：保證信息不丟失，不需對存儲器

進(jìn)行讀出操作的最長時間常用刷新方式：集中式分散式異步式200565華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（4）DRAM的刷新①集中式刷新0.5μs64μs1936μs死時間在整個刷新間隔內(nèi)，前一段時間進(jìn)行正常讀/寫周期或維持周期，最后64us則集中進(jìn)行刷新操作。正常讀/寫操作與刷新操作分開進(jìn)行，刷新集中完成。特點(diǎn)：存在一段停止讀/寫操作的死時間適用于高速存儲器200566華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（4）DRAM的刷新②分散式刷新tctmtr一個存儲系統(tǒng)周期tc的前半段時間tm用來進(jìn)行讀/寫操作或維持信息，后半段時間tr則作為刷新操作時間。這樣每經(jīng)過128個系統(tǒng)周期時間，整個存儲器便全部刷新一遍。將一個存儲系統(tǒng)周期分成兩個時間片，分時進(jìn)行正常讀/寫、維持操作和刷新操作。特點(diǎn)：不存在停止讀/寫操作的死時間但系統(tǒng)運(yùn)行速度降低200567華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（4）DRAM的刷新③異步式刷新0.5μs0.5μstc0.5μs0.5μstcREFW/RW/RW/RW/RREFW/RW/RW/RW/R15.6μs15.6μs前兩種方式的結(jié)合，每隔一段時間刷新一次，保證在刷新周期內(nèi)對整個存儲器刷新一遍。例如：刷新周期為2ms，存儲器共有128行，2000μs÷128≈15.6μs即每隔15.6μs刷新一行200568華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（4）DRAM的刷新例2）討論1M×1位DRAM芯片的刷新方法，設(shè)刷新周期為8ms，芯片以512×2048矩陣排列解：刷新以行進(jìn)行，刷新時一行上的2048個存儲元同時進(jìn)行，芯片共512行，因此刷新地址為A0—A8，即在8ms內(nèi)進(jìn)行512次刷新操作。·集中刷新方式：在8ms內(nèi)用連續(xù)的512個讀/寫周期作為刷新操作，其余為正常讀寫操作；·異步刷新方式：8ms÷512＝15.6μs每15.6μs定時刷新一次200569華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.DRAM（5）標(biāo)準(zhǔn)的刷新操作①只用RAS’信號的刷新：只用RAS’信號來控制刷新優(yōu)點(diǎn)：消耗的電流小缺點(diǎn)：需要外部刷新地址計(jì)數(shù)器②CAS’在RAS’之前的刷新：當(dāng)先送CAS’信號，再送RAS’信號時，表示進(jìn)入刷新操作，并自動將芯片內(nèi)刷新地址計(jì)數(shù)器加1200570華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系（5）標(biāo)準(zhǔn)的刷新操作③隱含式刷新：正常讀/寫周期內(nèi)，在RAS’信號線上加一個脈沖表示刷新命令，芯片在這個信號控制下進(jìn)行刷新操作，地址由內(nèi)部提供。優(yōu)點(diǎn)：不需提供專門的刷新周期，提高速度200571華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.2半導(dǎo)體存儲器三、半導(dǎo)體只讀存儲器

掩模式只讀存儲器ROMROM熔絲式PROM

可編程只讀存儲器光可擦除可編程只讀存儲器EPROM電可擦除可編程只讀存儲器EEPROM

優(yōu)點(diǎn)：具有不易失性，即使電源被切斷，ROM的信息也不會丟失。用途：存放系統(tǒng)文件和固定參數(shù)，便于系統(tǒng)調(diào)用。200572華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器◆EPROM的規(guī)格和實(shí)例①規(guī)格2716（2K×8位）2732（4K×8位）

2764（8K×8位）

27128（16K×8位）等等多片連接可構(gòu)成不同容量的只讀存儲器200573華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器②實(shí)例介紹Intel2716EPROMX譯碼2K×8位存儲矩陣Y譯碼Y門片選，功率下降和編程邏輯輸出緩沖器……

…D0-D7數(shù)據(jù)CSPD/PGMA0-A10地址輸入VccGNDVpp

A10～A0

：2K個存儲單元需11根地址線選擇

11條地址線中，7條用于行譯碼，4條用于列譯碼

PD/PGM（功率下降/編程控制）：讀出時為L；未選中為H，為功率下降方式；編程時加編程脈沖（脈寬50ms）

Vpp：片子正常工作時加＋5V電源，編程時需加＋25V電源200574華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器③Intel2716的工作模式PD/PGMCS’VppVccD7～D0讀低低+5V+5V輸出未選中無關(guān)高+5V+5V高阻功率下降高無關(guān)+5V+5V高阻編程正脈沖脈寬50ms高+25V+5V輸入可以將PD/PGM與CS’相連，這樣沒有選中的片子可工作在功率下降方式，以降低功耗（525mw→132mw(↓75%))。200575華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器④Intel2716的工作時序

讀周期：地址有效，PD/PGM與CS’同時為L，數(shù)據(jù)經(jīng)tACC1延時后由存儲矩陣讀出，但能否送到外部數(shù)據(jù)總線，還取決于片選信號（CS’有效后經(jīng)tc0延時）地址有效片選信號有效數(shù)據(jù)輸出有效后備周期:——功率下降方式

PD/PGM信號為高電平數(shù)據(jù)輸出為高阻200576華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系§7層次結(jié)構(gòu)的存儲器7.1概述7.2半導(dǎo)體存儲器7.3主存儲器設(shè)計(jì)方法200577華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.3主存儲器設(shè)計(jì)方法◎構(gòu)成主存的半導(dǎo)體存儲芯片種類、特點(diǎn)

◎構(gòu)成一定容量存儲器的方法◎如何與CPU相連200578華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.3主存儲器設(shè)計(jì)方法存儲器和CPU是通過總線接口的地址總線的連接——地址總線傳輸被訪問的存儲單元的地址信號數(shù)據(jù)總線的連接——數(shù)據(jù)總線傳輸被訪問的存儲單元的內(nèi)容控制總線的連接——控制總線傳輸讀/寫控制信號和其他控制信號200579華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.3主存儲器設(shè)計(jì)方法連接總線需考慮的問題：①靜態(tài)特性：·CPU總線與存儲器芯片各引腳的連接方法；·邏輯電平和靜態(tài)負(fù)載能力；②動態(tài)特性：操作時序的約束條件掌握要點(diǎn)：①所用存儲器芯片的容量及外部特性；②CPU、存儲器的讀/寫操作時序；③兩者的接口方法200580華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.3主存儲器設(shè)計(jì)方法一、存儲器與總線的連接方法1.芯片的擴(kuò)展問題：單個存儲器芯片容量有限，字?jǐn)?shù)和字長與實(shí)際存儲器的要求相差甚遠(yuǎn)解決方法：

多個存儲芯片組合·位擴(kuò)展法·字?jǐn)U展法

·字位同時擴(kuò)展法200581華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.芯片的擴(kuò)展位擴(kuò)展法當(dāng)存儲芯片所能提供的數(shù)據(jù)位數(shù)不能滿足存儲器的字長要求時，采用位擴(kuò)展法進(jìn)行擴(kuò)展。方法：①各芯片的數(shù)據(jù)線分別接到數(shù)據(jù)總線的各位上；

各芯片并聯(lián)相接，滿足數(shù)據(jù)線寬度要求②各芯片的地址線并接在一起，連到相應(yīng)的地址總線各位；③各芯片的控制線并接在一起，連到相應(yīng)的控制線上200582華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法

用8K×1的RAM存儲芯片組成8K×8位的存儲器I/O0I/O1I/O2I/O3I/O4I/O5I/O6中央處理器(CPU)8K×1I/O7數(shù)據(jù)總線地址總線A0A12…D0D7需8片并聯(lián)相接此例沒有考慮控制信號，所以芯片的CS’應(yīng)接“L”，芯片恒選中；每一條地址線接有8個負(fù)載，需考慮負(fù)載問題。200583華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法

例3）用256K×1位的存儲芯片構(gòu)成256K×32位的存儲器。畫出該存儲器與CPU連接的邏輯框圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號和控制信號MREQ’、R/W’。解：①芯片的數(shù)據(jù)線寬度為1，而存儲器的數(shù)據(jù)位要求32位，不能滿足需要?？赏ㄟ^位擴(kuò)展法，用32片芯片并聯(lián)完成數(shù)據(jù)的存儲。32位/1位＝32（片）200584華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法

②完成地址總線的連接：256K＝218

所以需用18根地址線選擇芯片內(nèi)的256K存儲單元，CPU地址線為A17－A0③完成數(shù)據(jù)總線的連接：各存儲芯片的數(shù)據(jù)線依次與數(shù)據(jù)總線的各位相連。200585華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法

④完成控制總線的連接：·各存儲芯片的片選信號CE’并接，并與CPU的存儲器訪問有效信號MREQ’相連。·各存儲芯片的寫信號WE’并接，并與CPU的讀寫控制信號R/W’相連。200586華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法

電路圖：200587華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.芯片的擴(kuò)展(2)字?jǐn)U展法用存儲容量較小的芯片組成容量較大的存儲器時，需采用字?jǐn)U展法進(jìn)行擴(kuò)展。即采用多片串聯(lián)的方法，擴(kuò)大容量。方法：①將各存儲芯片地址線、數(shù)據(jù)線、讀/寫控制線并聯(lián)，接到相應(yīng)的總線上；②將地址線的高位送地址譯碼器產(chǎn)生片選信號，接各存儲芯片的CE’端，以選擇芯片。

以高位地址選擇各存儲器芯片（多片串聯(lián)）200588華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法

用16K×8的RAM存儲芯片組成64K×8位的存儲器需4片串聯(lián)，通過譯碼產(chǎn)生片選由4片16K×8的RAM存儲芯片組成64K×8位的存儲器各芯片的數(shù)據(jù)線并接與數(shù)據(jù)總線D0—D7對應(yīng)相連因?yàn)槊科酒娜萘繛?6K，所以片內(nèi)尋址需要14根地址線

(A0-A13)

最高兩位地址線經(jīng)2-4譯碼器譯碼產(chǎn)生片選信號CE’第1片第2片第3片第4片片外地址A15A1400011011片內(nèi)地址A13–A000000000000000～11111111111111地址范圍0000～3FFF4000～7FFF8000～BFFFC000～FFFF16K×8(4)WE’CPUD0—D7

16K×8(1)WE’CE’

16K×8

(2)WE’

16K×8(3)WE’…………譯碼器2:4A0WE’A13A14A150123BAY3’Y2’Y1’Y0’A13A0CE’CE’CE’D0—D7D0—D7D0—D7D0—D7A13A0A13A0A13A0G’200589華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法

例4）用256K×8位的存儲芯片構(gòu)成2048KB的存儲器。畫出該存儲器與CPU連接的邏輯框圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號和控制信號MREQ’、R/W’。解：①芯片的存儲單元容量為256K，而存儲器的容量要求為2048K，顯然不能滿足需要?？赏ㄟ^字?jǐn)U展法，由多片存儲芯片串聯(lián)來設(shè)計(jì)存儲器。2048K/256K＝8（片）200590華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法

②完成地址總線的連接：·存儲芯片容量為256K＝218

用地址總線的低位地址A17－A0連接芯片地址線，選擇片內(nèi)存儲單元·用地址總線的高位地址A20、A19、A18送譯碼器譯碼產(chǎn)生8個選擇信號，分別連接各存儲芯片的片選控制端CE’，以選擇各存儲芯片200591華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法

③完成數(shù)據(jù)總線的連接：各存儲芯片的各位數(shù)據(jù)線相應(yīng)并接，并與數(shù)據(jù)總線的各位對應(yīng)相連。④完成控制總線的連接：·各存儲芯片的寫信號WE’并接，并與CPU的讀寫控制信號R/W’相連?！PU的存儲器訪問有效信號MREQ’接譯碼器的使能控制端OE’。

200592華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法

電路圖D7～D0D7～D0D7～D0D7～D0CBAA17～A0A17～A0A17～A0A17～A0200593華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系1.芯片的擴(kuò)展(3)字位同時擴(kuò)展法用容量為l×k位的存儲芯片設(shè)計(jì)容量為M×N位的存儲器（l＜M，k＜N），需要字向、位向同時進(jìn)行擴(kuò)展。

共需存儲芯片數(shù)為：(M/l)×(N/k)

200594華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(3)字位同時擴(kuò)展法例5）用16K×4位的存儲芯片設(shè)計(jì)容量為32K×8位的存儲器。解：需存儲芯片數(shù)為：（32K/16K）×（8/4）=4（片）由每組二片存儲芯片完成位擴(kuò)展；二組這樣的存儲芯片完成字?jǐn)U展。200595華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系(3)字位同時擴(kuò)展法

電路圖：尋址分解為：·選中某一存儲芯片——片選通常用高位地址產(chǎn)生譯碼信號·選中該芯片的某一存儲單元——字選通常用低位地址選擇存儲芯片的增多會增加總線的負(fù)載，需加驅(qū)動CPUD0—D716K×4(1)WECE16K×4(1)WECE16K×4(2)WECE16K×4(2)WECE…………譯碼器2:4A0WEA13A14A150123D0—D3D4—D7D0—D3D4—D7D3～D0D3～D0D3～D0D3～D0A13A13A13A13A0A0A0A0200596華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系一、存儲器與總線的連接方法2.芯片的尋址系統(tǒng)區(qū)(1)存儲器地址分配RAM用戶區(qū)ROM(2)芯片擴(kuò)展200597華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系一、存儲器與總線的連接方法奔騰PC機(jī)主存物理地址存儲空間分布：ROM(系統(tǒng)BIOS等)影子內(nèi)存(開機(jī)后，高端ROM拷貝至此)接口卡BIOS使用128K顯示緩沖區(qū)128K基本內(nèi)存擴(kuò)展內(nèi)存地址使用容量0000000009FFFF00A000000BFFFF00C000000DFFFF00E000000FFFFF0100000015FFFF01600000FFFFFFFFE0000FFFFFFF640KB保留內(nèi)存384KB14976KB16MB128KB最大可配置主存空間要受到存儲控制器芯片最大支持能力的限制出于系統(tǒng)軟件繼承性的考慮，存儲空間被分成基本內(nèi)存、保留內(nèi)存和擴(kuò)展內(nèi)存等幾部分奔騰CPU的數(shù)據(jù)總線寬度為64位，地址總線寬度為32位實(shí)際地址引腳是A35-A3和8個字節(jié)使能信號BE7-BE0A35-A32高4位地址只用于線性變換，物理地址并不使用

∴奔騰主存的物理地址空間仍是232=4GB=4096MB200598華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.芯片的尋址芯片尋址方式①線選方式除片內(nèi)尋址以外的地址總線高位中的某一位信號，可直接用來作為選擇某一存儲芯片的片選信號優(yōu)點(diǎn)：不需專門的譯碼電路缺點(diǎn)：·可尋址的芯片數(shù)受到很大限制；·譯碼產(chǎn)生的地址空間不是連續(xù)的。200599華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系2.芯片的尋址②譯碼方式通過譯碼產(chǎn)生片選信號優(yōu)點(diǎn)：尋址范圍大；地址空間連續(xù)·全譯碼——所有高位地址參與譯碼優(yōu)點(diǎn)：尋址地址唯一確定缺點(diǎn)：譯碼電路較復(fù)雜·部分譯碼——不考慮那些暫不使用的高位地址優(yōu)點(diǎn)：譯碼電路簡單缺點(diǎn)：各地址段有很大重疊區(qū)2005100華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.3主存儲器設(shè)計(jì)方法二、存儲器如何與CPU定時同步

討論：存儲器與CPU的動態(tài)匹配問題要求：①分析CPU的存儲器讀/寫周期時序；②分析存儲芯片的讀/寫時序。2005101華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器如何與CPU定時同步分析2114的讀寫時序讀：①CPU的存儲器讀/寫周期必須大于tRC；

CPU發(fā)出地址信號到讀取數(shù)據(jù)的時間必須大于tA；如希望能在tA時間讀取數(shù)據(jù)，則必須在地址有效后的（tA-tCO）時間內(nèi)使CS’有效。如不能滿足要求：①改用其他高速存儲芯片②拉長CPU時序tRCtA2005102華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系二、存儲器如何與CPU定時同步分析2114的讀寫時序?qū)懀孩貱S’與WE’同時有效的寬度至少為tW；

地址信號改變期間，WE’必須無效；要求CPU送來的寫入數(shù)據(jù)在總線上保持的時間足夠長，且在WE’無效后還需保持一段時間。如不能滿足要求：①改用其他高速存儲芯片②拉長CPU時序2005103華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.3主存儲器設(shè)計(jì)方法三、設(shè)計(jì)舉例例6）設(shè)有若干片256K×8位的SRAM芯片，請構(gòu)成2048K×32位的存儲器。（1）需要多少片RAM芯片？（2）該存儲器需要多少地址線？（3）畫出該存儲器與CPU連接的邏輯結(jié)構(gòu)圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號和控制信號MREQ’、R/W’。SRAM存儲器設(shè)計(jì)2005104華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例解：①采用字位擴(kuò)展的方法，該存儲器需要：（2048K/256K）×（32/8）=32片其中每4片構(gòu)成一個字的存儲芯片組（位擴(kuò)展），8組芯片進(jìn)行字?jǐn)U展。②采用字尋址方式，需要21條地址線，其中高3位用于芯片選擇，譯碼器的輸出連接存儲器芯片的片選信號。低18位作為每個存儲器芯片的地址輸入。2005105華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例③組內(nèi)按位擴(kuò)展法連接數(shù)據(jù)線組間按字?jǐn)U展法連接數(shù)據(jù)線④用CPU的MREQ’信號作為譯碼器芯片的使能控制信號；CPU的R/W’接芯片寫控制信號WE’。2005106華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例電路圖：D7～D0D7～D0D7～D0D7～D0A17～A0A17～A0A17～A0A17～A0CBA2005107華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例例7）：解：根據(jù)給定條件，選用：EPROM8K×8位芯片1片；SRAM8K×8位芯片3片；2K×8位芯片1片。分析地址：0－8191＝0000000000000000－00011111111111118192－32767＝0010000000000000－011111111111111163488－65535＝1111100000000000－1111

111111111111用高位地址A15、A14、A13進(jìn)行譯碼SRAM+EPROM存儲器設(shè)計(jì)∴·選擇EPROM時：用3:8譯碼器的Y0輸出端；·選擇3片8K×8位SRAM時：用3:8譯碼器的Y1/Y2/Y3輸出端；·選擇2K×8位SRAM時，則需Y7輸出端以及A11和A12地址線同時有效2005108華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例電路圖：Y7’Y2’Y1’Y0’Y3’RAM和ROM的區(qū)別：ROM不需讀/寫控制思考：①低功耗工作方式②最后2K的電路實(shí)現(xiàn)MREQ’……D0…D7CE’PD/PGM2005109華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例例8）某計(jì)算機(jī)的主存地址空間中(64K)：地址0000H～3FFFH：ROM存儲區(qū)域(16K)；地址4000H～5FFFH：保留地址區(qū)域(8K)；地址6000H～FFFFH：RAM地址區(qū)域(40K)。RAM的控制信號為CS’和WE’，CPU的地址線為A15-A0，數(shù)據(jù)線為D7～D0，控制信號有讀寫控制R/W’和訪存請求MREQ’。如果ROM和RAM存儲器芯片都采用8K×1位的芯片，試畫出存儲器與CPU的連接圖。SRAM+EPROM存儲器設(shè)計(jì)2005110華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例解：①分析：存儲器地址空間為216=64KB·ROM存儲區(qū)域的容量為214=16KB；·保留存儲區(qū)域容量為8KB；·RAM的存儲區(qū)域?yàn)?4-16-8=40KB。地址譯碼采用以8KB為一個區(qū)域單位的方式，將64KB的存儲空間分為8個8KB的區(qū)域，用地址的高3位作為區(qū)域選擇譯碼信號。2005111華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例譯碼方案：·ROM的地址區(qū)域?yàn)?000H～3FFFH(16KB),其高位地址A15～A13為000～001,所以用Y0和Y1的輸出作為ROM的選擇信號(romsel0、romsel1)；·RAM的地址區(qū)域?yàn)?000H～FFFFH，其高位地址A15～A13位為011～111，所以用Y3～Y7作為RAM的選擇信號（ramsel0-ramsel4）。2005112華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例②位擴(kuò)展：8KB的存儲區(qū)域可以用8片存儲芯片構(gòu)成一組實(shí)現(xiàn)。

字?jǐn)U展：ROM存儲區(qū)域容量為16KB，需2組串連；RAM存儲區(qū)域容量為40KB，需5組串連。2005113華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例·8K×1位存儲芯片的地址線需要13條，即：A12～A0；·16條地址線的其余3條采用上述地址譯碼方案，譯碼輸出信號分別控制一組存儲芯片；·ROM芯片的連接方式與SRAM的類似，只是不需有R/W’控制信號。2005114華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例③電路圖C、B、AA12～A0A12～A0A12～A0A12～A02005115華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例例9）用1M×4位的DRAM存儲芯片設(shè)計(jì)4M×32位的存儲器。①設(shè)計(jì)存儲器控制電路功能：·CPU與DRAM芯片之間的接口電路，如：行、列地址轉(zhuǎn)換；產(chǎn)生RASi’及CASi’信號等·為DRAM存儲器的刷新提供硬件電路支持，包括刷新計(jì)數(shù)器、刷新/訪存裁決、刷新控制邏輯等DRAM控制器——完成上述功能的集成電路芯片DRAM存儲器設(shè)計(jì)2005116華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例DRAM控制器框圖：DRAM存儲器設(shè)計(jì)CPUDRAM刷新地址計(jì)數(shù)器地址多路開關(guān)刷新定時器仲裁電路時序發(fā)生器讀/寫地址總線地址RASCASWR地址多路開關(guān)：向DRAM分時送出行地址和列地址，刷新時則提供刷新地址刷新定時器：根據(jù)刷新周期的時間要求，定時提供刷新請求刷新地址計(jì)數(shù)器：提供刷新地址計(jì)數(shù)值仲裁電路：對來自CPU的訪問存儲器的請求和來自刷新定時器的刷新請求進(jìn)行優(yōu)先權(quán)裁定時序發(fā)生器：提供各類控制信號，如：RAS’、CAS’和WE’，以滿足存儲器進(jìn)行訪問和刷新的要求2005117華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系三、設(shè)計(jì)舉例W4006AFDRAM控制器——配套80386CPU設(shè)計(jì)特點(diǎn)：·可以控制兩個存儲體交叉訪問·可連接容量為256K、1M、4M、16M的DRAM芯片·最多可以控制128個DRAM芯片（4組×32位）·采用CAS’在RAS’之前的刷新方式DRAM存儲器設(shè)計(jì)2005118華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系主存儲器組成實(shí)例CASCASCASCASCASCASCASCASCPUCAS7CAS6CAS5CAS4CASCASCASCASCASCASCASCASA0-A9WE’RAS’CE’CAS3CAS2CAS1CAS0CASCASCASCASCASCASCASCASCAS11CAS10CAS9CAS8（1M×4位DRAM）×8雙向數(shù)據(jù)總線（D0-D31）W4006AFA2-A31BE0’BE1’BE2’BE3’C22-C31M4M16CK16CK32設(shè)置方式控制信號MA01-MAB1CAS0’-CAS3’RAS0’WR0’MA02-MAB2WR1’RAS1’CAS4’-CAS7’CAS8’-CAS11’RAS2’A0-A9A0-A9WE’WE’CE’CE’RAS’RAS’該例容量4M×32位，共需22根地址線·片內(nèi)尋址：1M，需20根地址線，分行、列兩次輸入（A9～A0)接W4006AF的MA01-MAB1/MA02-MAB2引腳(24根，最大可接16M芯片)·片選：4組，需2根地址線，譯碼產(chǎn)生RAS0’～RAS3’A1、A0兩根地址線由CPU內(nèi)部譯碼產(chǎn)生BE0’～BE3’，送W4006AF產(chǎn)生相應(yīng)CASi’信號，選擇32位，完成字節(jié)、字、雙字操作?！E0選擇CAS0/CAS4/CAS8/CAS12(即D7-D0)·BE1選擇CAS1/CAS5/CAS9/CAS13(即D15-D8)……可以將該圖中的W4006AF和存儲大模塊看成是一根內(nèi)存條，容量可為64M(16M芯片),16M(4M芯片),4M(1M芯片),1M(256K芯片)

每個存儲小模塊內(nèi)是位擴(kuò)展，而小模塊之間是字?jǐn)U展·A2-A31與BE0-BE3配合，可產(chǎn)生32位地址線，理論上可支持4G的內(nèi)存，因此一個CPU可以連接多個W4006AF，即多根內(nèi)存條

方式控制：·CK32/CK16：指定W4006AF工作時鐘信號的頻率為32MHz/40MHz·M4/M16：指定被控制的DRAM芯片的大小為256K/1M/4M/16M·C22-C31：相當(dāng)于片選信號，用于選擇若干個W4006AF電路中的某一個，共10根可選擇1KW4006AF模塊(最小模塊為1M)1M：20根地址線字節(jié)尋址：2根共22根，A32-A22：其余為模塊選擇2005119華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系思考：限制高速運(yùn)行的主要問題⑴存儲器的速度慢于CPU（制作工藝、材料決定）；⑵在一個CPU周期內(nèi)可能需要幾個存儲字提高存儲器工作速度的技術(shù)⑴采用高性能芯片；⑵優(yōu)化存儲器結(jié)構(gòu)2005120華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系§7層次結(jié)構(gòu)的存儲器7.1概述7.2半導(dǎo)體存儲器7.3主存儲器設(shè)計(jì)方法7.4芯片技術(shù)與發(fā)展2005121華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展芯片性能直接影響存儲器的性能——芯片技術(shù)的發(fā)展1980年：PC機(jī)主頻為4.77MHz提高幾千倍而主存的操作頻率僅提高幾倍——性能存在很大差距關(guān)鍵：主存的帶寬不夠——瓶頸∴存儲器技術(shù)僅局限容量提高是不夠的研究并推出各類新的訪問方式的芯片——提高訪問速度2005122華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展一、DRAM行地址→列地址→讀出數(shù)據(jù)→二、FPMD（FastPageModeDRAM）

快速頁面方式規(guī)定每一行作為一頁，存放連續(xù)的數(shù)據(jù)。這樣，在不需換頁的情況下，只要改變列地址就能讀取數(shù)據(jù)——節(jié)省了發(fā)送行地址的時間·支持猝發(fā)方式·適合于采用Cache的系統(tǒng)存取時間約120ns存取時間約80ns2005123華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展三、EDO（ExtendedeDataOut)擴(kuò)展數(shù)據(jù)輸出是一種超高速頁面模式，允許CPU在第一個數(shù)據(jù)還未穩(wěn)定讀出的情況下，可給出下一個新的列地址存取時間約60ns·內(nèi)部附加數(shù)據(jù)鎖存器，允許CAS’提前改變·取消了輸出數(shù)據(jù)與讀操作之間的間隔，因而縮短了內(nèi)存的有效訪問時間·曾流行于486及早期的Pentium微機(jī)2005124華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展四、EDRAM增強(qiáng)型DRAM（緩存型存儲器）在DRAM芯片上集成了一個小容量的SRAM緩存（cache），存放最近讀取的一行內(nèi)容。存取時間約40ns前述的幾種DRAM均為異步控制給出地址、命令存儲器讀/寫延時CPU只能等待2005125華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展五、SDRAM(SynchronousDRAM）同步型動態(tài)存儲器SDRAM是廣泛使用的高速、高容量DRAM。在存儲體的組織方式和對外操作上均作了重大改進(jìn)，使之在對外操作上能夠與系統(tǒng)時鐘同步；其工作原理是將RAM與CPU以相同的時鐘頻率進(jìn)行控制，使RAM和CPU的外頻同步，徹底取消等待時間，所以它的數(shù)據(jù)傳輸速度又有了很大的提高2005126華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展◆SDRAM提高訪存速度所采取的技術(shù)

①內(nèi)部設(shè)有鎖存器，鎖存CPU給出的地址、數(shù)據(jù)，可實(shí)現(xiàn)CPU的無等待狀態(tài)②完全在系統(tǒng)時鐘控制下進(jìn)行數(shù)據(jù)的讀出和寫入，與系統(tǒng)的高速操作嚴(yán)格同步進(jìn)行③內(nèi)部結(jié)構(gòu)是可并行操作的流水線結(jié)構(gòu)，存儲體可分為多組結(jié)構(gòu)，各組可同時和獨(dú)立工作，也可串行和交替工作。

④支持猝發(fā)方式存取時間約10-20ns2005127華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展◆SDRAM工作模式SDRAM的流水作業(yè)有多種操作模式，直接由有關(guān)引腳信號和地址信號確定，SDRAM加電后必須先設(shè)置模式寄存器，以控制SDRAM工作在不同的操作模式下。模式寄存器設(shè)置方式有：CAS延遲、猝發(fā)類型、猝發(fā)長度，測試模式和開發(fā)特定屬性等2005128華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系五、SDRAM例10）用HY57V641620HGSDRAM存儲芯片完成32位RAM存儲器設(shè)計(jì)，畫出電路圖（CPU采用S3C44B0X）。解：HY57V641620HGSDRAM的容量為4M×16（4Banks×1M×16），字容量滿足要求，但需位擴(kuò)展，需2片芯片組成?！さ刂贩謨纱屋斎?，行地址（A0-A11）、列地址（A0-A7），共20位，選擇1M存儲單元，A22、A23完成塊選（4塊）。SDRAM存儲器設(shè)計(jì)2005129華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系例10）·DQMO-DQM3為字節(jié)選擇，由CPU芯片根據(jù)地址A0、A1產(chǎn)生?！てx端接存儲塊譯碼選擇信號，這里接bank0（nSCS0）。SDRAM存儲器設(shè)計(jì)2005130華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系例10）SDRAM存儲器設(shè)計(jì)LADDR22LADDR232005131華東師范大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系7.4芯片技術(shù)與發(fā)展六、DDRSDRAM（DualDateRateSDRAM）雙倍速率SDRAM其最大特點(diǎn)是能在時鐘觸發(fā)沿的上、下沿都能進(jìn)行數(shù)據(jù)傳輸（SDRAM僅能在