半導體器件物理-MOSFET4

西安電子科技大學XIDIDIANUNIVERSITY第四章MOS場效應晶體管MOSFET頻率特性和CMOS開關2023/2/11場效應器件物理4.2MOSFET本節(jié)內容MOSFET等效電路頻率限制因素NMOS開關CMOS電路2023/2/12023/2/134.2MOSFET等效電路概述等效電路是器件模型的一種形式，用于器件的仿真仿真：利用電路仿真軟件圍繞器件建立電路的IV關系，對電路進行仿真驗證，仿真是一數(shù)學求解的過程仿真時，無真正的器件，元器件要用模型和模型參數(shù)來替代模型：反映器件特性，可采用數(shù)學表達式、等效電路等形式常用模型：等效電路模型模型參數(shù)：描述等效電路中各元件值所用的參數(shù)。2023/2/144.2MOSFETMOSFET等效電路：等效元器件源極串聯(lián)電阻柵源交疊電容漏極串聯(lián)電阻柵漏交疊電容漏-襯底pn結電容柵源電容柵漏電容跨導寄生參數(shù)本征參數(shù)G-S：Cgs，Cgsp，rs；G-D：Cgd，Cgdp，rd；Cgs,Cgd:體現(xiàn)了柵和源、漏附近的溝道電荷間的相互作用線性區(qū)：Cgs≈Cgd≈(CoxWL)/2飽和區(qū)：Cgd≈0,Cgs≈2(CoxWL)/3Cgsp,Cgdp:交疊電容D-S：gm

，Id＝gm×V`gsCds：漏-襯底pn結電容

（DB結勢壘電容＋BS結勢壘電容）2023/2/154.2MOSFET完整的小信號等效電路共源n溝MOSFET小信號等效電路（VBS=0）總的柵源電容Cgs+Cgsp總的柵漏電容Cgd+Cgdprds：溝道電阻，溝道電導的倒數(shù)4.2MOSFET模型參數(shù)模型參數(shù)：描述等效電路中各元件值所用的參數(shù)。與IDS相關的模型參數(shù)：W，L，KP(ucox)，LAMBDA與VT相關的模型參數(shù)：VT0，GAMMA，PHI與柵相關的三個電容參數(shù)：CGD，CGS，CGB2023/2/164.2MOSFET模型和模型參數(shù)特點隨著溝長的縮短，短溝窄溝效應凸現(xiàn)，IV公式和閾值電壓公式都需修正，模型的發(fā)展級別特別多，模型也越來越復雜。最簡單的模型：LEVEL1適合長溝道器件，均勻摻雜的預分析，用作手工計算相對復雜的模型：LEVEL3

–經(jīng)驗模型，公式簡單,模擬效率高。包括一些短溝道效應，適合于0.8um以下器件目前計算機常用仿真模型BSIM3（BerklyShort-channelIGETModelLEVEL，47、49）

–基于物理模型，而不是經(jīng)驗公式。

–在保持物理模型的基礎上改進精度和計算效率，適用于不同的尺寸范圍。

–盡可能減少器件模型參數(shù)（BSIM260個，BSIM333個）2023/2/172023/2/184.2MOSFETMOSFET頻率限制MOSFET可作為放大器件，工作頻率能不能無限大？MOSFET存在很多電容，包括本征電容和寄生電容輸入工作頻率不同，器件電容的容抗不同頻率太高，器件輸出可能無法響應輸入的變化，器件的特性變差，甚至無法實現(xiàn)放大。2023/2/194.2MOSFETMOSFET頻率限制因素限制因素2：柵電容充放電需要的時間截止頻率fT：器件電流增益為1時的頻率限制因素1：溝道載流子的溝道渡越時間溝道渡越時間通常不是主要頻率限制因素2023/2/1104.2MOSFET電流-頻率關系負載電阻輸入電流輸出電流密勒效應：將跨越輸入-輸出端的電容等效到輸入端，C值會擴大（1＋K）倍，K為常數(shù)共源連接的NMOS：輸入端GS，輸入電流Ii，即柵壓對MOS電容的充放電電流；輸出端DS，輸出電流Id2023/2/1114.2MOSFET含有密勒電容等效電路輸入電流公式：米勒電容對MOSFET輸入阻抗的影響：使輸入阻抗減小2023/2/1124.2MOSFET截止頻率推導2023/2/1134.2MOSFET提高頻率特性途徑提高遷移率（100方向，工藝優(yōu)質）縮短L減小寄生電容2023/2/1144.2MOSFET開關原理共源連接的MOS開關相當于一個反相器VIN=VDD，NMOS導通，穩(wěn)態(tài)時MOSFET處于深線性Ron<RL,VOUT=0;VIN=0，NMOS截止，MOSFET處于截止區(qū)，Roff>>RL,VOUT=VDD;反相器電路NMOS工藝：耗盡型NMOS作為負載，直流功耗大CMOS工藝：增強型PMOS作為負載，即CMOS反相器（均為增強性器件）4.2MOSFETCMOS導向器CMOS（Complentary互補CMOS）n溝MOSFET與p溝MOSFET互補實現(xiàn)低功耗、全電平擺幅數(shù)字邏輯電路的首選工藝阱：局部襯底P阱4.2MOSFETCMOS導向器NMOS高導通(VIN=VDD)，PMOS低導通(VIN=0)VIN=VDD，VGSN=VDD>VTN，NMOS導通VIN=0，VGSP=-VDD<VTP，PMOS導通4.2MOSFETCMOSt1時刻，Vout初=0。Vi＝1到0,PMOS導通，VSD始=VDD，有ID對CL充電，隨著充電的進行，VOut上升，VSD下降，脫離飽和區(qū)后，ID減小，直到VSD＝0，ID＝0，VOut＝VOH=VDD，充電完成。隨后，Vin維持低，靜態(tài),ID＝0。t2時刻，Vi＝0到1,nMOS導通，VDS始=VDD，有ID，CL通過NMOS放電，隨著放電的進行，Vout下降，VDS下降，脫離飽和區(qū)后，ID減小，直到VSD＝0，ID＝0，VOut＝VOL=0，放電完成。隨后，Vin維持高，靜態(tài),ID＝0。CMOS如何實現(xiàn)低功耗，全電平擺幅？CLT：輸出端對地總電容(下一級負載C、引線C、NMOS和PMOS的漏襯PN結C)4.2MOSFETCMOS反相器2023/2/118全電平擺幅：VOH-VOL=VDD-0=VDD靜態(tài)功耗：充放電完成后電路的功耗，近似為零，靜態(tài)時一管導通，另一管截止，不存在直流通路動態(tài)功耗：輸入高低電平轉換過程中的功耗。對CLT充放電的功耗+N、P兩管同時導通時的功耗減小寄生電容，減小高低電平轉換的時間開關時間：輸出相對于輸入的時間延遲，包括導通時間ton和關斷時間toff載流子溝道輸運時間，（本征延遲）輸出端對地電容的充放電時間。（負載延遲）提高開關速度途徑（降低開關時間）：減小溝長L（L<5um,開關速度由負載延遲決定）減小對地總電容：引線電容、NOMSPMOS的DB間PN結電容等寄生電容增加跨導，提高充放電電流。（跨導和I都正比于增益因子）2023/2/1194.2MOSFET開關時間2023/2/1204.2MOSFET