第11講 有限狀態(tài)機(jī)(mealy型)的設(shè)計(jì)

第11講有限狀態(tài)機(jī)(mealy型)設(shè)計(jì)電子設(shè)計(jì)自動(dòng)化技術(shù)教學(xué)目的

認(rèn)識(shí)狀態(tài)機(jī)及其特點(diǎn)學(xué)習(xí)狀態(tài)轉(zhuǎn)移圖的畫(huà)法掌握摩爾（Mealy）型狀態(tài)機(jī)的VHDL設(shè)計(jì)法狀態(tài)機(jī)分類(lèi)根據(jù)輸出信號(hào)產(chǎn)生的機(jī)理不同，狀態(tài)機(jī)可以分成兩類(lèi)：摩爾(Moore)型狀態(tài)機(jī)--輸出信號(hào)僅和狀態(tài)有關(guān)米勒(Mealy)型狀態(tài)機(jī)--輸出信號(hào)和狀態(tài)、輸入信號(hào)有關(guān)4Moore型狀態(tài)機(jī)設(shè)計(jì)方法摩爾型狀態(tài)機(jī)的典型結(jié)構(gòu)4Moore型狀態(tài)機(jī)設(shè)計(jì)方法

More型狀態(tài)機(jī)輸出僅和狀態(tài)機(jī)的當(dāng)前狀態(tài)有關(guān)，與外部輸入無(wú)關(guān)，即:

外部輸出是內(nèi)部狀態(tài)的函數(shù)。輸入信號(hào)的變化決定當(dāng)前狀態(tài)的下一狀態(tài)，即次態(tài)。狀態(tài)轉(zhuǎn)移圖描述方式：Si/ZOiData_INi例：設(shè)計(jì)一個(gè)序列檢測(cè)器。要求檢測(cè)器連續(xù)收到串行碼{1101}后，輸出檢測(cè)標(biāo)志1，否則輸出0。狀態(tài)機(jī)設(shè)計(jì)步驟：

①分析設(shè)計(jì)要求，列出全部可能狀態(tài)；

②畫(huà)出狀態(tài)轉(zhuǎn)移圖；

③用VHDL語(yǔ)言描述狀態(tài)機(jī)。4Moore型狀態(tài)機(jī)設(shè)計(jì)方法

（1）

分析設(shè)計(jì)要求，列出全部可能狀態(tài):

未收到一個(gè)有效位（0） ：S0

收到一個(gè)有效位（1） ：S1

連續(xù)收到兩個(gè)有效位（11） ：S2

連續(xù)收到三個(gè)有效位（110） ：S3

連續(xù)收到四個(gè)有效位（1101） ：S4

4Moore型狀態(tài)機(jī)設(shè)計(jì)方法（2）

狀態(tài)轉(zhuǎn)移圖:1101S0/0S1/0S2/0S4/1S3/01101010100Si/ZOiData_INi4Moore型狀態(tài)機(jī)設(shè)計(jì)方法4Moore型狀態(tài)機(jī)設(shè)計(jì)方法（3）用VHDL語(yǔ)言描述狀態(tài)機(jī)定義狀態(tài)機(jī)—枚舉類(lèi)型狀態(tài)轉(zhuǎn)換描述輸出信號(hào)描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmooreIS PORT（

clk,data：INSTD_LOGIC;

zo :OUTSTD_LOGIC);ENDmoore;

實(shí)體設(shè)計(jì)12.4Moore型狀態(tài)機(jī)設(shè)計(jì)方法ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4); SIGNALpstate:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THENCASEpstateis

WHENS0=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;

WHENS1=>IFdata=‘1’THENpstate<=S2;ELSEpstate<=S0; ENDIF;

WHENS2=>IFdata=‘0’THENpstate<=S3;ELSEpstate<=S2; ENDIF;

WHENS3=>IFdata=‘1’THENpstate<=S4;ELSE pstate<=S0; ENDIF;

WHENS4=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;ENDCASE;ENDIF;ENDPROCESS;

zo<=‘1’WHENpstate=s4ELSE‘0’;ENDa; 定義狀態(tài)機(jī)輸出信號(hào)描述狀態(tài)轉(zhuǎn)移描述ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4); SIGNALpstate:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THENCASEpstateis

WHENS0=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;

WHENS1=>IFdata=‘1’THENpstate<=S2;ELSEpstate<=S0; ENDIF;

WHENS2=>IFdata=‘0’THENpstate<=S3;ELSEpstate<=S2; ENDIF;

WHENS3=>IFdata=‘1’THENpstate<=S4;ELSEpstate<=S0; ENDIF;

WHENS4=>IFdata=‘1’THENpstate<=S1;ELSEpstate<=S0; ENDIF;ENDCASE;ENDIF;ENDPROCESS;

PROCESS(clk)BEGINIFpstate=s4THENzo<=‘1’ELSEzo<=‘0’;ENDPROCESS;ENDa; 說(shuō)明部分主控組合進(jìn)程主控時(shí)序進(jìn)程一般狀態(tài)機(jī)描述方法說(shuō)明部分主控時(shí)序進(jìn)程主控組合進(jìn)程輔助進(jìn)程LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmooreIS PORT（

clk,data:INSTD_LOGIC;

zo:OUTSTD_LOGIC);ENDmoore;ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4);SIGNALcurrent_state,next_state:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THEN

current_state<=next_state;ENDIF;ENDPROCESS;說(shuō)明部分定義狀態(tài)機(jī)主控時(shí)序進(jìn)程

PROCESS(current_state,data)BEGINCASEcurrent_stateis WHENS0=>zo<=0;

IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF; WHENS1=>zo<=0;IFdata=‘1’THENnext_state<=S2;

ELSEnext_state<=S0; ENDIF; WHENS2=>zo<=0;

IFdata=‘0’THENnext_state<=S3;

ELSEnext_state<=S2; ENDIF;WHENS3=>zo<=0;IFdata=‘1’THENnext_state<=S4;ELSE next_state<=S0;

ENDIF; WHENS4=>zo<=1;IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF;ENDCASE;ENDPROCESS;主控組合進(jìn)程Mealy型狀態(tài)機(jī)設(shè)計(jì)方法米勒型狀態(tài)機(jī)的典型結(jié)構(gòu)

Mealy型狀態(tài)機(jī)輸出不僅和存儲(chǔ)電路狀態(tài)有關(guān)，還和外部輸入信號(hào)有關(guān)，即:

外部輸出是內(nèi)部狀態(tài)和外部輸入的函數(shù)狀態(tài)圖描述方式：SiData_INi/ZOiMealy型狀態(tài)機(jī)設(shè)計(jì)方法例：設(shè)計(jì)一個(gè)序列檢測(cè)器。要求檢測(cè)器連續(xù)收到串行碼{1101}后，en信號(hào)為1輸出檢測(cè)標(biāo)志1，否則輸出0。狀態(tài)機(jī)設(shè)計(jì)步驟：

①分析設(shè)計(jì)要求，列出全部可能狀態(tài)；

②畫(huà)出狀態(tài)轉(zhuǎn)移圖；

③用VHDL語(yǔ)言描述狀態(tài)機(jī)。4Mealy型狀態(tài)機(jī)設(shè)計(jì)方法③狀態(tài)轉(zhuǎn)移圖:SiDataEN/ZO1101S411/1S0S1S2S31x/01x/00x/00x/01x/00x/01x/00x/00x/0Mealy型狀態(tài)機(jī)設(shè)計(jì)方法10/0LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmooreIS PORT（

clk,data,en:INSTD_LOGIC;

zo:OUTSTD_LOGIC);ENDmoore;ARCHITECTUREaOFmooreIS

TYPESTATEIS(S0,S1,S2,S3,S4);SIGNALcurrent_state,next_state:STATE;BEGIN

PROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THEN

current_state<=next_state;ENDIF;ENDPROCESS;說(shuō)明部分定義狀態(tài)機(jī)主控時(shí)序進(jìn)程

PROCESS(current_state,data)BEGINCASEcurrent_stateis WHENS0=>zo<=‘0’;

IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF; WHENS1=>zo<=‘0’;IFdata=‘1’THENnext_state<=S2;

ELSEnext_state<=S0; ENDIF; WHENS2=>zo<=‘0’;

IFdata=‘0’THENnext_state<=S3;

ELSEnext_state<=S2; ENDIF;WHENS3=>zo<=‘0’;IFdata=‘1’THENnext_state<=S4;ELSE next_state<=S0;

ENDIF; WHENS4=>IFen=‘1’THENzo<=‘1’;ELSEzo<=‘0’;ENDIF;IFdata=‘1’THENnext_state<=S1;

ELSEnext_state<=S0; ENDIF;ENDCASE;ENDPROCESS;主控組合進(jìn)程狀態(tài)編碼1狀態(tài)位直接輸出型編碼每一位的編碼值都賦予了實(shí)際的控制功能，即：

CS=current_state（4）；A0=current_state（3）；RC=current_state（2）；LOCK=current_state（1）?！纠?-7】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYAD574AISPORT(D:INSTD_LOGIC_VECTOR(11DOWNTO0);CLK,STATUS:INSTD_LOGIC;OUT4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDAD574A;ARCHITECTUREbehavOFAD574AISSIGNALcurrent_state,next_state:STD_LOGIC_VECTOR(4DOWNTO0);

CONSTANTst0:STD_LOGIC_VECTOR(4DOWNTO0):="11100";CONSTANTst1:STD_LOGIC_VECTOR(4DOWNTO0):="00001";CONSTANTst2:STD_LOGIC_VECTOR(4DOWNTO0):="00000";CONSTANTst3:STD_LOGIC_VECTOR(4DOWNTO0):="00100";CONSTANTst4:STD_LOGIC_VECTOR(4DOWNTO0):="00110";SIGNALREGL:STD_LOGIC_VECTOR(11DOWNTO0);SIGNALLK:STD_LOGIC;BEGIN

BEGINCOM1:PROCESS(current_state,STATUS)--主控組合進(jìn)程beginCASEcurrent_stateISWHENst0=>next_state<=st1;WHENst1=>next_state<=st2;WHENst2=>IF(STATUS='1')THENnext_state<=st2;ELSEnext_state<=st3;ENDIF;WHENst3=>next_state<=st4;WHENst4=>next_state<=st0;WHENOTHERS=>next_state<=st0;ENDCASE;OUT4<=current_state(4DOWNTO1);ENDPROCESSCOM1;

REG:PROCESS(CLK)--主控時(shí)序進(jìn)程

BEGINIF(CLK'EVENTANDCLK='1')THEN

current_state<=next_state;ENDIF;ENDPROCESSREG;

接下頁(yè)7.4.2順序編碼表7-3編碼方式【例7-8】...SIGNALCRURRENT_STATE,NEXT_STATE:STD_LOGIC_VECTOR(2DOWNTO0);CONSTANTST0:STD_LOGIC_VECTOR(2DOWNTO0):="000";CONSTANTST1:STD_LOGIC_VECTOR(2DOWNTO0):="001";CONSTANTST2:STD_LOGIC_VECTOR(2DOWNTO0):="010";CONSTANTST3:STD_LOGIC_VECTOR(2DOWNTO0):="011";CONSTANTST4:STD_LOGIC_VECTOR(2DOWNTO0):="100";競(jìng)賽搶答器設(shè)計(jì)定時(shí)到工作模式選手號(hào)復(fù)位時(shí)鐘控制模塊計(jì)時(shí)模塊計(jì)分模塊顯示模塊主持人選手減分加分分?jǐn)?shù)時(shí)間揚(yáng)聲器數(shù)碼管競(jìng)賽