數(shù)字邏輯設(shè)計基礎(chǔ)(何建新)第6章

數(shù)字邏輯設(shè)計基礎(chǔ)第

6章組合邏輯電路

組合邏輯電路及特點組合邏輯電路中的競爭冒險MSI構(gòu)成的組合邏輯電路的分析與設(shè)計常用組合邏輯電路組合邏輯電路的分析和設(shè)計方法本章小結(jié)主要內(nèi)容本章目標本章目標了解全加器、譯碼器、編碼器、數(shù)據(jù)選擇器的vhdl描述；掌握SSI組合邏輯電路的分析與設(shè)計方法；掌握常用中規(guī)模組合邏輯器件的基本結(jié)構(gòu)及擴展應(yīng)用；掌握基于QuartusII的圖形輸入法設(shè)計仿真組合邏輯電路。關(guān)鍵術(shù)語：

SSI組合邏輯電路MSI組合邏輯電路6.1

特點與功能描述組合邏輯電路

電路在任一時刻的輸出狀態(tài)僅取決于該時刻輸入信號的狀態(tài)，而與電路原有狀態(tài)無關(guān)

一個封裝內(nèi)部的邏輯門個數(shù)小于12個的集成電路

一個封裝內(nèi)部有12～100個等效邏輯門的集成電路。1.組合邏輯電路示意圖2.組合邏輯電路的特點與描述方法組合邏輯電路的邏輯功能特點：沒有存儲和記憶作用。

組合邏輯電路的組成特點：

由門電路構(gòu)成，不含存儲元件，只存在從輸入到輸出的通路，沒有反饋回路。組合邏輯電路的描述方法：

邏輯表達式、真值表、卡諾圖和邏輯圖，還可以用硬件描述語言VHDL和Verilog來描述。主要要求：掌握SSI組合邏輯電路分析與設(shè)計的基本方法。熟練掌握邏輯表達式、真值表、卡諾圖和邏輯圖表示法。SSI構(gòu)成的組合邏輯電路

的分析與設(shè)計6.26.2.1SSI組合邏輯電路的基本分析方法分析思路：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。根據(jù)給定邏輯圖寫出輸出邏輯式，并進行必要的化簡列真值表分析邏輯功能[例6-1]分析下圖所示電路的邏輯功能。解：(1)寫出輸出邏輯函數(shù)式(3)分析邏輯功能(2)列邏輯函數(shù)真值表1111000YBA輸出輸入00根據(jù)同或功能可列出真值表如上表；也可先求標準與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。通過分析真值表特點來說明功能。

A、B兩個輸入變量的狀態(tài)相同時，輸出為1，否則輸出為0。因此，圖示電路為同或電路，實現(xiàn)了兩個變量的同或邏輯功能。011[例]分析下圖電路的邏輯功能。解：(2)列真值表(1)寫出輸出邏輯函數(shù)式111011101001110010100000F2F1XBA輸出輸入0101100110100101可列出真值表為(3)分析邏輯功能電路實現(xiàn)了兩個變量和的原碼、反碼轉(zhuǎn)換。是一個兩位數(shù)碼的原碼、反碼轉(zhuǎn)換電路，其輸入變量為轉(zhuǎn)換控制信號。AB6.2.2SSI構(gòu)成的組合邏輯電路設(shè)計基本步驟：分析設(shè)計要求并列出真值表→求最簡輸出邏輯式→畫邏輯圖。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值(即規(guī)定它們何時取值0，何時取值1)

。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。

根據(jù)簡化或變換后的邏輯函數(shù)表達式畫出邏輯電路圖?！纠?-3】某大樓電梯系統(tǒng)設(shè)有3部電梯，為了監(jiān)測電梯運行情況，需要設(shè)計一個電梯運行情況監(jiān)測電路，規(guī)定只要有2部以上電梯運行，則監(jiān)測電路輸出電梯系統(tǒng)正常工作信號，否則輸出電梯系統(tǒng)故障信號。試用與非門和或非門分別設(shè)計該電梯系統(tǒng)運行情況監(jiān)測電路。解：（1）根據(jù)題意，輸入變量用A,B.C分別表示3部電梯的運行狀態(tài)，輸出變量用F表示監(jiān)測電路輸出信號狀態(tài)。輸入變量用邏輯1表示電梯正在運行，用邏輯0表示電梯停止運行；輸出變量用邏輯1表示系統(tǒng)運行正常，用邏輯0表示系統(tǒng)運行故障。由此可列出如下所示真值表。(4)畫邏輯圖（2）根據(jù)真值表寫出輸出邏輯函數(shù)表達式（3）用卡諾圖進行化簡?？傻煤喕倪壿嫳磉_式實現(xiàn)【例6-3】設(shè)計的電路可有多個不同的方案。下面介紹兩種常用的方案。方案一：用與非門實現(xiàn)將簡化后表達式變換為與非-與非表達式方案二：用或非門實現(xiàn)由卡諾圖圈0，化簡出最簡或與式，進而變換為或非-或非表達式解：(1)根據(jù)題意列出真值表（2）用卡諾圖化筒【例6-4】試分別用邏輯門和VHDL語言設(shè)計一個8421碼轉(zhuǎn)換成5421碼的碼組變換電路。(用邏輯門實現(xiàn))由卡諾圖化簡(注意無關(guān)項的使用)可得如下邏輯函數(shù)表達式：（3）根據(jù)邏輯函數(shù)表達式畫出邏輯圖2．用VHDL實現(xiàn)

利用上面已推出的邏輯函數(shù)表達式，結(jié)構(gòu)體采用數(shù)據(jù)流描述。其VHDL程序如下：

libraryieee;useieee.std_logic_1164.all;entityxiti309isport(a,b,c,d:instd_logic; y3,y2,y1,y0:outstd_logic);end;architecturexiti309arofxiti309isbeginy3<=aor(bandc)or(bandd);y2<=(aandd)or(band(notc)and(notd));y1<=(aand(notd))or((notb)andc)or(candd);y0<=(aand(notd))or((nota)and(notb)andd)or(bandcand(notd));endxiti309ar;*【例6-5】在只有原變量輸入、沒有反變量輸入條件下，用最少與非門實現(xiàn)下列函數(shù)。由式畫出的邏輯電路如下圖所示（2）對簡化式做如下變換:

利用多余項定理，添加多余項（生成項）

原式變?yōu)楹喜⑽膊恳蜃幼優(yōu)榕c非-與非式畫邏電路輯圖6.3常用組合邏輯電路6.3.1加法器半加器：只考慮本位兩個二進制數(shù)相加，而不考慮來自低位進位數(shù)相加的運算電路。

全加器：除考慮本位兩個二進制數(shù)相加外，還考慮來自低位進位數(shù)相加的運算電路。

串行進位：電路進行二進制加法運算時，各全加器由低位到高位逐位傳遞進位信號。

超前進位：電路進行二進制加法運算時，通過快速進位電路幾乎同時產(chǎn)生進位信號。

1.半加器（加法器基本單元）半加器

HalfAdder，簡稱HA。它只將兩個1位二進制數(shù)相加，而不考慮低位來的進位。1011010101100000CSBA輸出輸入ABSCCO∑SCAB全加器

FullAdder，簡稱FA。能將本位的兩個二進制數(shù)和相鄰低位來的進位數(shù)進行相加。1111110011101010100110110010100110000000Ci+1SiCiBiAi輸出輸入AiBiSiCiCO∑CICi-1

用VHDL描述一位全加器libraryieee;useieee.std_logic_1164.all;entityadderisport(ai,bi,ci:instd_logic; si,co:outstd_logic);endadder;architectureadderofadderisbegin si<=aixorbixorci;

co<=(aiandbi)or(ciand(aixorbi));endadder;3.加法器實現(xiàn)多位加法運算的電路其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并行進行。運算速度快。串行進位加法器超前進位加法器(2)超前進位加法器74LS283相加結(jié)果讀數(shù)為COS3S2S1S04位二進制加數(shù)B輸入端4位二進制加數(shù)A輸入端低位片進位輸入端本位和輸出端向高位片的進位輸出A0A1A2A3B0B1B2B3CICOS0S1S2S3∑74LS283邏輯功能示意圖各進位位表達式各位和數(shù)表達式應(yīng)用實例1

由四位超前進位加法器74LS283和異或門74LS86組成的可控的四位并行二進制加法／減法運算電路。

當(dāng)

的時候，

以反變量形式

輸入到并行加法器，進位輸入端,這樣加法器完成

，

為

的補碼，運算結(jié)果為

。

當(dāng)

的時候，

以原變量形式輸入到并行加法器，進位輸入端

，運算結(jié)果為

。該電路可以對4位有符號或無符號二進制數(shù)作加減運算。主要要求：

理解譯碼的概念。

掌握二進制譯碼器74LS138（139）

的邏輯功能和使用方法。6.3.2

譯碼器

理解其他常用譯碼器的邏輯功能和使用方法。譯碼的概念與類型

譯碼器(即Decoder)

用于檢測特定數(shù)字狀態(tài)的組合邏輯電路

譯碼器二進制譯碼器二-十進制譯碼器

數(shù)碼顯示譯碼器二進制代碼

與輸入代碼對應(yīng)的特定信息

譯碼器譯碼器的邏輯功能簡單邏輯門譯碼器將輸入二進制代碼的特定信息翻譯出來1．簡單邏輯門譯碼器

一個與（或）邏輯門就是最簡單的譯碼器，可用于檢測特定的二進制數(shù)值。圖（a）所示的譯碼器在輸入為1111時，

輸出為高電平。圖（b）所示的譯碼器在輸入為1111時，

輸出為低電平。（a）（b）【例6-12】試設(shè)計一個2線-4線的二進制代碼譯碼器，

其邏輯框圖如圖所示。

2線-4線譯碼器真值表輸出邏輯函數(shù)式二進制譯碼器的邏輯圖【例6-13】試用兩個2線-4線的二進制譯碼器，構(gòu)成一個3線-8線的二進制譯碼器。解：因2線-4線的二進制譯碼器只有兩個輸入端，而3線-8線的二進制譯碼器需要3個輸入端，所以只能借用作為3線-8線的譯碼器的第三個輸入端。同時將兩個2線-4線譯碼器的輸入端并聯(lián)在一起，并用的0和1狀態(tài)控制兩個2線-4線譯碼器，分別在輸入3位二進制代碼組合的低4位或高4位選通，輸出譯碼信號。兩個2-4線譯碼器接成的3線-8線譯碼器邏輯圖1.用VHDL語言描述3-8線譯碼器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydecoder38is port(inp:instd_logic_vector(2downto0); outp:outstd_logic_vector(7downto0));endentitydecoder38;architectureart4ofdecoder38isbeginprocess(inp)begincaseinpiswhen"000"=>outp<=“11111110";when"001"=>outp<=“11111101";when"010"=>outp<=“11111011";when"011"=>outp<=“11110111";when"100"=>outp<=“11101111";when"101"=>outp<=“11011111";when"110"=>outp<=“10111111";when"111"=>outp<=“01111111";whenothers=>outp<="xxxxxxxx";endcase;endprocess;endarchitectureart4;74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y774LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31(三)譯碼器的擴展

A3A2A1A0低位片高位片例如兩片74LS138組成的4線–

16線譯碼器。16個譯碼輸出端4位二進制碼輸入端低3位碼從各譯碼器的碼輸入端輸入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位碼A3與高位片STA端和低位片STB端相連，因此，A3=0時低位片工作，A3=1時高位片工作。STA不用，應(yīng)接有效電平1。作4線–16線譯碼器使能端，低電平有效。【例6-13】用2片3線-8線譯碼器74LS138擴展成4線-16線譯碼器4線-10線譯碼器74LS42邏輯示意圖Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A274LS42A3將BCD碼的十組代碼譯成0~9十個對應(yīng)輸出信號的電路，又稱4線–10線譯碼器。3.二－十進制譯碼器8421BCD碼輸入端，從高位到低位依次為A3、A2、A1和A0。10個譯碼輸出端，低電平0有效。4.七段數(shù)碼顯示譯碼器

abcdefgDPagfCOMbcedCOMDPabcdefgDP發(fā)光字段，由管腳a~g電平控制是否發(fā)光。小數(shù)點，需要時才點亮。顯示的數(shù)字形式主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠性高、響應(yīng)速度快、壽命長和亮度高等。

主要缺點：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流電阻

a~g和DP為低電平時才能點亮相應(yīng)發(fā)光段。

a~g和DP為高電平時才能點亮相應(yīng)發(fā)光段。共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。

共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。RR共陽極共陰極七段顯示譯碼器4線–7段譯碼器/驅(qū)動器74LS48的邏輯功能示意圖74LS48RBIBI/RBO

YgYfYeYdYcYbYaRBI滅零輸入端，低電平有效。8421碼輸入端七段譯碼驅(qū)動輸出端，高電平有效。A3A0A1A2LT

LT試燈輸入端，低電平有效。BI消隱控制，RBO滅零輸出，低電平有效。74LS48的真值表用VHDL語言描述7段顯示譯碼器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityled7sisport(din:instd_logic_vector(3downto0);led7:outstd_logic_vector(6downto0));endled7s;architecturebehvofled7sisbeginprocess(din)begincasediniswhen"0000"=>led7<="0111111";--"0"when"0001"=>led7<="0000110";--"1"when"0010"=>led7<="1011011";--"2"when"0011"=>led7<="1001111";--"3"when"0100"=>led7<="1100110";--"4"when"0101"=>led7<="1101101";--"5"when"0110"=>led7<="1111101";--"6“when"0111"=>led7<="0000111";--"7"when"1000"=>led7<="1111111";--"8"when"1001"=>led7<="1101111";--"9"whenothers=>led7<="0000000";--"不顯示"endcase;endprocess;endbehv;6.3.3

編碼器

主要要求：

理解編碼的概念。

理解常用編碼器的類型、邏輯功能和使用方法。編碼器的概念與類型編碼將具有特定含義的信息編成相應(yīng)二進制代碼的過程。實現(xiàn)編碼功能的電路編碼器二進制普通編碼器二-十進制普通編碼器

優(yōu)先編碼器

編碼器(即Encoder)

被編信號二進制代碼編碼器I1I2I3I4I5I6I7Y0Y1Y23位二進制編碼器用n位二進制數(shù)碼對2n個輸入信號進行編碼的電路。

由圖可寫出編碼器的輸出邏輯函數(shù)為由上式可列出真值表為原碼輸出Y0=A1·A3·A5·A7Y2=A4·A5·A6·A7Y1=A2·A3·A6·A7I0省略不畫8個需要編碼的輸入信號輸出

3

位

二進制碼A1A2A3A4A5A6A7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2A7A6A5A4A3A2A1A0輸出輸入被編信號高電平有效。8線

–3線編碼器1.二進制普通編碼器I1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD碼編碼器將0~9十個十進制數(shù)轉(zhuǎn)換為二進制代碼的電路。又稱十進制編碼器。

I0省略不畫輸出

4位二進制代碼原碼輸出A1A2A3A4A5A6A7Y0Y1Y2A8A9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1A0輸出輸入10線

–4線編碼器被編信號高電平有效2.二－十進制普通編碼器CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二

-

十進制優(yōu)先編碼器

74LS147

I9=1，I8=0時，不論I0~I7為0還是

1，電路只對I8進行編碼，輸出反碼0111。反碼輸出被編信號輸入，(省略了I0)，低電平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1輸出輸入

I9=0時，不論其他Ii為0

還是1，電路只對I9進行編碼，輸出Y3Y2Y1Y0=0110，為反碼，其原碼為1001。111010×××××××01100××××××××1111111111111無編碼請求Y3Y2Y1Y0=1111依次類推74LS147A8A1A2A3A4A5A6A7Y0Y1Y2Y3A9被編信號優(yōu)先級別從高到低依次為

A9、A8、A7、A6、A5、

A4、A3、A2、A1、A0，輸入輸出信號均為低電平有效。3.優(yōu)先編碼器

(即

PriorityEncoder)

允許同時輸入數(shù)個編碼信號，并只對其中優(yōu)先權(quán)最高的信號進行編碼輸出的電路。用VHDL描述4線-2線優(yōu)先編碼器libraryieee;useieee.std_logic_1164.all;entityencoderisport(a:instd_logic_vector(3downto0);y:outstd_logic_vector(1downto0);eo:outstd_logic);endencoder;architectureencoderpofencoderisbeginprocess(a)beginifa(3)='1'theny<="11";eo<='1';elsifa(2)='1'theny<="10";eo<='1';elsifa(1)='1'theny<="01";eo<='1';elsifa(0)='1'theny<="00";eo<='1';elsifa="0000"theny<="00";eo<='0';endif;endprocess;endencoderp;應(yīng)用實例3【例6-16】水箱水位監(jiān)測顯示電路設(shè)計

已知一個水箱高10米，為了監(jiān)測水箱水位的變化情況，試設(shè)計一個水箱中水面高度監(jiān)測顯示電路。顯示分辨率以整數(shù)米（m）為單位。編碼和譯碼的對應(yīng)轉(zhuǎn)換真值表水箱水位監(jiān)測顯示電路原理圖圖中～為水箱水位監(jiān)測探頭，其給出的數(shù)據(jù)作為優(yōu)先編碼器的輸入，優(yōu)先編碼器的輸出經(jīng)非門反相后送給七段顯示譯碼器，譯碼器輸出直接驅(qū)動數(shù)碼管顯示水位高度。數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。Demultiplexer，簡稱DMUXY0DY1Y2Y34

路數(shù)據(jù)分配器工作示意圖A1A0一路輸入多路輸出地址碼輸入10Y1=DD6.3.4數(shù)據(jù)分配器用VHDL語言描述1分4路數(shù)據(jù)分配器libraryieee;useieee.std_logic_1164.all;entitymux4t1isport(s1,s2:instd_logic;datain:instd_logic;a,b,c,d:outstd_logic);endmux4t1;architectureoneofmux4t1issignals:std_logic_vector(1downto0);signaldataout:std_logic_vector(3downto0);begins<=s1&s2;process(s,datain)begincasesiswhen"00"=>dataout<=datain&"zzz"; when"01"=>dataout<="z"&datain&"zz"; when"10"=>dataout<="zz"&datain&"z"; when"11"=>dataout<="zzz"&datain; whenothers=>dataout<="zzzz";endcase;endprocess;a<=dataout(0);b<=dataout(1);c<=dataout(2);d<=dataout(3);endarchitectureone;

下圖是用3線-8線譯碼器74LS138構(gòu)成的1路-8路反碼或原碼輸出的數(shù)據(jù)分配器。圖（a）是反碼輸出的數(shù)據(jù)分配器，圖（b）是原碼輸出的數(shù)據(jù)分配器，圖（b）圖（a）主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路的方法。6.3.5

數(shù)據(jù)選擇器D0YD1D2D34

選

1

數(shù)據(jù)選擇器工作示意圖A1A01.數(shù)據(jù)選擇器數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路.又稱多路選擇器(Multiplexer，簡稱MUX)或多路開關(guān)。多路輸入一路輸出地址碼輸入10Y=D1D1常用2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。

數(shù)據(jù)選擇器的輸入信號個數(shù)N與地址碼個數(shù)n的關(guān)系為

N=2n用VHDL語言描述4選1數(shù)據(jù)選擇器libraryieee;useieee.std_logic_1164.all;entitymux41isport(inp:instd_logic_vector(3downto0);a,b:instd_logic;y:outstd_logic);endentitymux41;architectureartofmux41issignalsel:std_logic_vector(1downto0);Beginsel<=b&a;process(inp,sel)isbeginif(sel="00")theny<=inp(0);elsif(sel="01")theny<=inp(1);elsif(sel="10")theny<=inp(2);elsey<=inp(3);endif;endprocess;endarchitectureart;雙4選1數(shù)據(jù)選擇器74LS15374LS1531STA1A01D01D31D21D11ST1Y2Y雙4選1數(shù)據(jù)選擇器74LS153邏輯功能示意圖2D02D32D22D12ST2ST兩個數(shù)據(jù)選擇器的公共地址輸入端。數(shù)據(jù)選擇器1的輸出數(shù)據(jù)選擇器1的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的輸出內(nèi)含兩個相同的

4選1數(shù)據(jù)選擇器。1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A11ST輸出輸入74LS153數(shù)據(jù)選擇器1真值表1D01D11D21D31ST使能端低電平有效1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1數(shù)據(jù)選擇器2的邏輯功能同理。

1ST=1時，禁止數(shù)據(jù)選擇器工作，輸出1Y=0。

1ST=0時，數(shù)據(jù)選擇器工作。輸出哪一路數(shù)據(jù)由地址碼A1A0決定。74LS153數(shù)據(jù)選擇器輸出函數(shù)式1Y=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D374LS153的邏輯功能示意圖用74LSl53構(gòu)成的八選一數(shù)據(jù)選擇器2.8選1數(shù)據(jù)選擇器1.

8選1數(shù)據(jù)選擇器CT74LS15174LS151STA2A1A0D0D7D6D5D4D3D2D1STYY74LS151的邏輯功能示意圖8路數(shù)據(jù)輸入端地址信號輸入端互補輸出端使能端，低電平有效74LS151STA2A1A0D0D7D6D5D4D3D2D1STYY74LS151邏輯功能示意圖ST

=

1

時禁止數(shù)據(jù)選擇器工作

ST

=

0

時，數(shù)據(jù)選擇器工作。選擇哪一路信號輸出由地址碼決定。8選1數(shù)據(jù)選擇器74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入Y=A2A1A0D0+A2A1A0D1+

A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D774LS151輸出函數(shù)表達式應(yīng)用實例5

電路的發(fā)送端和接收端共用了一個時鐘信號，這個時鐘信號是在發(fā)送端生成的。兩邊的電路共用了一個地接地端。每個電路有著自己的獨立的計數(shù)器,用于產(chǎn)生三位地址碼。采用時分復(fù)用方式的8路數(shù)字信號傳輸系統(tǒng)

【例6-20】采用時分復(fù)用方式在一條線路上傳送8路數(shù)字信號

所謂時分復(fù)用，是一種利用一根傳輸線傳輸多路信號的技術(shù)，它是通過使被傳輸信號共享相同長度的時間段來實現(xiàn)的。主要要求：

理解加法器的邏輯功能及應(yīng)用。了解數(shù)值比較器的作用。6.3.6數(shù)值比較器

1.1位數(shù)值比較器DigitalComparator，又稱數(shù)字比較器。用于比較兩個數(shù)的大小。輸入輸出ABY(A>B)Y(A<B)Y(A=B)00001010101010011001ABAABABBY(A<B)Y(A=B)Y(A>B)

2.多位數(shù)值比較器可利用1位數(shù)值比較器構(gòu)成比較原理：從最高位開始逐步向低位進行比較。例如比較A=A3A2A1A0和B=B3B2B1B0的大小：

若A3>B3，則A>B；若A3<B3，則A<B；若A3=B3，則需比較次高位。

若次高位A2>B2，則A>B；若A2<B2，則A<B；若A2=B2，則再去比較更低位。依次類推，直至最低位比較結(jié)束。

圖為4位數(shù)值比較器74LS85的邏輯能示意圖，圖中

和

為兩組相比較的4位二進制數(shù)的輸入端

，和

為級聯(lián)輸入端，

和

為比較結(jié)果輸出端。74LS85的邏輯符號圖74LS85的功能表應(yīng)用實例6【例6-21】兩路數(shù)字溫度監(jiān)測比較電路

當(dāng)A路監(jiān)測到的溫度高于B路監(jiān)測到的溫度時綠燈亮，當(dāng)A路監(jiān)測到的溫度低于B路監(jiān)測到的溫度時紅燈亮，兩路監(jiān)測到的溫度相等黃燈亮。主要要求：

掌握常用MSI組合邏輯電路的設(shè)計與分析。6.4采用MSI的組合邏輯電路的分析與設(shè)計掌握MSI組合邏輯電路設(shè)計的比較法、擴展法和降維圖法。6.4.1中規(guī)模集成器件構(gòu)成的組合電路的設(shè)計基本步驟根據(jù)題意列真值表；

(2)由真值表寫邏輯函數(shù)表達式，將要實現(xiàn)的邏輯函數(shù)表達式變換成與所用中規(guī)模集成器件邏輯函數(shù)表達式相似的形式，比較邏輯函數(shù)表達式（比較法）；邏輯函數(shù)比較可能出現(xiàn)下列幾種情況：①若要實現(xiàn)的組合邏輯函數(shù)表達式與某種中規(guī)模集成器件的邏輯函數(shù)表達式形式上完全一致，則可選用該種器件實現(xiàn)設(shè)計；②若要實現(xiàn)的組合邏輯函數(shù)表達式是某種中規(guī)模集成器件的邏輯函數(shù)表達式的一部分，則只需對器件多余的輸入端作適當(dāng)處理(接1或接0)即可。

③若要實現(xiàn)的組合邏輯函數(shù)的變量比某種中規(guī)模集成器件的輸入變量多，則可通過擴展法或降維的方法來實現(xiàn)設(shè)計。(3)根據(jù)比較結(jié)果，畫出邏輯電路圖。1．用具有n個地址輸入端的中規(guī)模集成器件實現(xiàn)n

變量邏輯函數(shù)（1）用譯碼器設(shè)計組合邏輯電路由于二進制譯碼器的輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數(shù)都可以變換為最小項之和的標準式，因此用二進制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。當(dāng)譯碼器輸出低電平有效時，選用與非門；當(dāng)譯碼器輸出高電平有效時，選用或門。【例6-22】試用3線-8線譯碼器74LS138和門電路實現(xiàn)下列多輸出邏輯函數(shù)：解：①將化為最小項之和形式

②令，將用譯碼器的輸出表示，因此有

③

根據(jù)上式式可畫出的邏輯電路圖。（2）用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時，輸出為地址輸入變量全體最小項的和。例如4選1數(shù)據(jù)選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3當(dāng)D0=D1=D2=D3=1時，Y=m0+m1+m2+m3。當(dāng)D0~D3為0、1的不同組合時，Y可輸出不同的最小項表達式。而任何一個邏輯函數(shù)都可表示成最小項表達式，當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端。因此用數(shù)據(jù)選擇器可實現(xiàn)任何組合邏輯函數(shù)。

CT74LS151有

A2、A1

、A0三個地址輸入端，正好用以輸入三變量A、B、C。[例]試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)

Y=AB+AC+BC。該題可用代數(shù)法或卡諾圖法求解。Y為三變量函數(shù)，故選用8選1數(shù)據(jù)選擇器，現(xiàn)選用74LS151。代數(shù)法求解解：(2)寫出邏輯函數(shù)的最小項表達式Y(jié)=AB+AC+BC=ABC+ABC+ABC+ABC(3)

寫出數(shù)據(jù)選擇器的輸出表達式Y(jié)′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比較

Y和

Y′兩式中最小項的對應(yīng)關(guān)系(1)選擇數(shù)據(jù)選擇器令A(yù)=A2，B=A1，C=A0則Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++

為使Y=Y′，應(yīng)令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)畫連線圖74LS151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1即可得輸出函數(shù)D0D2D1D4D7D6D5D31(1)選擇數(shù)據(jù)選擇器選用74LS151(2)畫出

Y和數(shù)據(jù)選擇器輸出

Y

的卡諾圖(3)比較邏輯函數(shù)

Y

和

Y的卡諾圖設(shè)Y=Y、A=A2、B=A1、C=A0對比兩張卡諾圖后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6D7D5D3D0D1D2D4Y′

的卡諾圖1

1

1

1

D6D7D5D3卡諾圖法求解解：與代數(shù)法所得圖相同2．用具有個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)變量邏輯函數(shù)（1）用兩片n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)m變量邏輯函數(shù)（擴展法）【例6-24】用雙4選1數(shù)據(jù)選擇器74LSl53和少量邏輯門實現(xiàn)邏輯函數(shù)。解：