第八章可編程邏輯器件PLD

第八章可編程邏輯器件

本章的重點(diǎn)：1.PLD的基本特征，分類以及每種類型的特點(diǎn)；2.用PLD設(shè)計(jì)邏輯電路的過程和需要用的開發(fā)工具。本章的重點(diǎn)在于介紹PLD的特點(diǎn)和應(yīng)用，PLD內(nèi)部的詳細(xì)結(jié)構(gòu)和工作過程不是教學(xué)重點(diǎn)。本章的難點(diǎn)：在本章的重點(diǎn)內(nèi)容中基本沒有難點(diǎn)。但在講授PLD開發(fā)工具時，如能與實(shí)驗(yàn)課配合，結(jié)合本校實(shí)驗(yàn)室配備的開發(fā)工具講解更好。1第八章可編程邏輯器件第一節(jié)可編程邏輯器件PLD概述第二節(jié)可編程邏輯陣列PLA（略）第三節(jié)可編程陣列邏輯(PAL)第四節(jié)通用陣列邏輯(GAL)第五節(jié)可擦除可編程邏輯器件（EPLD）第六節(jié)現(xiàn)場可編程門陣列（FPGA）概述2概述目前集成電路分為通用型和專用型兩大類。通用集成電路：如前面講過的SSI，MSI，PIO，CPU等。特點(diǎn)：1.可實(shí)現(xiàn)予定制的邏輯功能，但功能相對簡單；2.構(gòu)成復(fù)雜系統(tǒng)時，功耗大、可靠性差，靈活性差。專用型集成電路（ASIC）分為定制型和半定制型。特點(diǎn)：（一）定制型：由用戶提出功能，交工廠生產(chǎn)。其特點(diǎn)是1.體積小、功耗低、可靠性高,2.批量小時成本高，設(shè)計(jì)制造周期長。（二）半定制型：是廠家作為通用產(chǎn)品生產(chǎn)，而邏輯功能由用戶自行編程設(shè)計(jì)的ASIC芯片。如可編程邏輯器件（PLD）。其特點(diǎn)是1.用戶可編程，可加密，因此使用方便；2.組成的系統(tǒng)體積小，功耗低，可靠性高，集成度高；3.適合批量生產(chǎn)。3.用戶不可編程。一、數(shù)字集成電路按邏輯功能分類31.PLD是實(shí)現(xiàn)電子設(shè)計(jì)自動化的硬件基礎(chǔ)：

基于芯片的設(shè)計(jì)方法可編程器件芯片設(shè)計(jì)電路板的設(shè)計(jì)電子系統(tǒng)傳統(tǒng)電子系統(tǒng)設(shè)計(jì)方法固定功能元件電路板的設(shè)計(jì)電子系統(tǒng)EDA是“基于芯片的設(shè)計(jì)方法”：傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法是“固定功能集成塊+連線”，見圖。二、電子設(shè)計(jì)自動化（EDA－ElectronicDesignAutomation）簡介當(dāng)然，僅有硬件還不夠，還要有EDA軟件。本章只介紹硬件。42.基于PLD設(shè)計(jì)流程基于可編程邏輯器件設(shè)計(jì)分為三個步驟：設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、編程。其設(shè)計(jì)流程如下圖。器件編程功能仿真設(shè)計(jì)輸入原理圖硬件描述語言設(shè)計(jì)實(shí)現(xiàn)優(yōu)化合并、映射布局、布線器件測試時序仿真設(shè)計(jì)實(shí)現(xiàn)：生成下載所需的各種文件。器件編程：即“下載”和“配置”，即將編程數(shù)據(jù)放到具體的可編程器件中。53.用PLD設(shè)計(jì)數(shù)字系統(tǒng)的特點(diǎn)采用PLD設(shè)計(jì)數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點(diǎn)：

（1）

減小系統(tǒng)體積：單片PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片。（低密度PLD小于700門/片，高密度PLD每片達(dá)數(shù)萬門，最高達(dá)25萬門）。

（2）

增強(qiáng)邏輯設(shè)計(jì)的靈活性：使用PLD器件設(shè)計(jì)的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制；用戶可隨時修改。

(3)

縮短設(shè)計(jì)周期：由于可完全由用戶編程，用PLD設(shè)計(jì)一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短；6

(4)

提高系統(tǒng)處理速度：用PLD與或兩級結(jié)構(gòu)實(shí)現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設(shè)計(jì)，而且減少了級間延遲，提高了系統(tǒng)的處理速度；

(7)系統(tǒng)具有加密功能：多數(shù)PLD器件，如GAL或高密度可編程邏輯器件，本身具有加密功能。設(shè)計(jì)者在設(shè)計(jì)時選中加密項(xiàng)，可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效地防止電路被抄襲。

(5)

降低系統(tǒng)成本：由于PLD集成度高，測試與裝配的量大大減少。PLD可多次編程，這就使多次改變邏輯設(shè)計(jì)簡單易行，從而有效地降低了成本；

(6)

提高系統(tǒng)的可靠性：用PLD器件設(shè)計(jì)的系統(tǒng)減少了芯片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命,提高抗干擾能力，從而增加了系統(tǒng)的可靠性；7第一節(jié)可編程邏輯器件PLD概述PLD是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了PROM、FPLA、PAL、GAL、EPLD和FPGA及iSP等。前四種屬于低密度PLD，后三種屬高密度PLD。一、PLD的基本結(jié)構(gòu)PLD主體與門陣列或門陣列乘積項(xiàng)和項(xiàng)輸入電路輸入信號互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號可直接輸出也可反饋到輸入它們組成結(jié)構(gòu)基本相似：8ABCDF2F2=B+C+DABCDF1二、PLD的邏輯符號表示方法1.輸入緩沖器表示方法AAA2.與門和或門的表示方法固定連接編程連接F1=A?B?C×PLD具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同。9下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為0。2.也可簡單地在對應(yīng)的與門中畫叉，因此E=D=0。3.乘積項(xiàng)與任何輸入信號都沒有接通，相當(dāng)與門輸出為1。10下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。實(shí)現(xiàn)的函數(shù)為：固定連接點(diǎn)（與）編程連接點(diǎn)（或）11三、PLD的結(jié)構(gòu)類型（1）與固定、或編程：PROM（2）與或全編程：FPLA（3）與編程、或固定：PAL、GAL、EPLD、FPGA1.與固定、或編程：（PROM）PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：ABCBCA000001010111全譯碼

連接點(diǎn)編程時，需畫一個叉。122.與、或全編程：

代表器件是FPLA（ProgrammableLogicArray）（略）3.與編程、或固定：代表器件PAL（ProgrammableArrayLogic）和GAL（GenericArrayLogic）EPLD、FPGA（FieldProgrammableGateArray）。在這種結(jié)構(gòu)中，與陣列可編程，或陣列中每個或門所連接的乘積項(xiàng)是固定的，見下頁圖。其中EPLD和FPGA的結(jié)構(gòu)還要復(fù)雜得多，我們將在后面介紹。13

每個交叉點(diǎn)都可編程。O1O1為兩個乘積項(xiàng)之和。由于或陣列固定，以后將只畫出或門與陣列可編程，或陣列不可編程的PLD。14四、PLD的分類（按集成度分類）可編程邏輯器件PLDLDPLD（低密度PLD）HDPLD（高密度PLD）EPLDFPGAiSPPROMFPLAPALGAL15第三節(jié)可編程陣列邏輯器件（PAL）PAL采用雙極型熔絲工藝，工作速度較高（10-35ns)。PAL的基本結(jié)構(gòu)PAL器件的型號很多，它的典型輸出結(jié)構(gòu)通常有五種，其余的結(jié)構(gòu)是在這五種結(jié)構(gòu)基礎(chǔ)上變形而來。PAL是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。有些PAL器件中，輸出電路包含觸發(fā)器和從觸發(fā)器輸出端到與陣列的反饋線，便于實(shí)現(xiàn)時序邏輯電路。同一型號的PAL器件的輸入、輸出端個數(shù)固定。本節(jié)介紹PAL的五種基本結(jié)構(gòu)。161.專用輸出結(jié)構(gòu)一個輸入四個乘積項(xiàng)通過或非門低電平輸出。如輸出采用或門，為高電平有效PAL器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。輸入信號四個乘積項(xiàng)II172.可編程I/O輸出結(jié)構(gòu)可編程I/O結(jié)構(gòu)如下圖所示。兩個輸入，一個來自外部I，另一來自反饋I/O。8個乘積項(xiàng)當(dāng)最上面的乘積項(xiàng)為高電平時，三態(tài)門開通，I/O可作為輸出或反饋；乘積項(xiàng)為低電平時，三態(tài)門關(guān)斷，作為輸入。18輸出使能OE3.寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。8個乘積項(xiàng)或門的輸出通過D觸發(fā)器，在CP的上升沿時到達(dá)輸出。觸發(fā)器的Q端可以通過三態(tài)緩沖器送到輸出引腳觸發(fā)器的反相端反饋回與陣列，可構(gòu)成時序邏輯電路CP和輸出使能OE是PAL的公共端194.帶異或門的寄存器型輸出結(jié)構(gòu)：增加了一個異或門把與項(xiàng)分割成兩個或項(xiàng)兩個或項(xiàng)在觸發(fā)器的輸入端異或之后，在時鐘上升沿到來時存入觸發(fā)器內(nèi)有些PAL器件是由數(shù)個同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)混合組成。如由8個寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為PAL16R8，由8個可編程I/O結(jié)構(gòu)組成的PAL器件則命名為PAL16L8。205.運(yùn)算選通反饋輸出結(jié)構(gòu)：運(yùn)算選通反饋結(jié)構(gòu)反饋選通電路的輸入變量BA+BA+BA+BA+B反饋選通電路的反饋?zhàn)兞緼反饋選通結(jié)構(gòu)的反饋量再接至與邏輯陣列作為輸入變量211A+BAA+BBA

BA

BA+B用途:利用反饋結(jié)構(gòu)的反饋量編程可在與陣列的輸出端產(chǎn)生A和B的16種運(yùn)算結(jié)構(gòu)。見下表：AA

B0A

BA⊙

BA

BBA+B22采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦除、可反復(fù)編程的特性。與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。因此，同一型號的GAL器件可滿足多種不同的需要。第四節(jié)通用陣列邏輯GAL器件23GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu)適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替前面討論過的PAL各種輸出類型以及其派生類型24一.GAL器件的結(jié)構(gòu)GAL器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的16表示器件的輸入端數(shù)量，8表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型GAL16V8的基本結(jié)構(gòu)（下圖）8個輸入緩沖器8個輸出反饋緩沖器一個共用時鐘CLK8個輸出緩沖器8個OLMC25二GAL輸出邏輯宏單元OLMC的組成輸出邏輯宏單元OLMC由或門、異或門、D觸發(fā)器、多路選擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時序輸出26三.輸出邏輯宏單元OLMC組態(tài)輸出邏輯宏單元由對AC1(n)和AC0進(jìn)行編程決定PTMUX、TSMUX、OMUX和FMUX的輸出，共有5種基本組態(tài)：專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1)專用輸入組態(tài)：如下圖所示：此時AC1(n)＝1，AC0＝0，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止，I/O可以作為輸入端，提供給相鄰的邏輯宏單元。本級輸入信號卻來自另一相鄰宏單元。27(2)專用組合輸出組態(tài)【AC0=0，AC1(n)＝0】：如下圖所示：FMUX選擇接地,本單元和相鄰單元的反饋信號均被阻斷PTMUX選擇1，第一與項(xiàng)送入或門OMUX選擇0，跨過DFFTSMUX選擇VCC28(3)寄存器組態(tài)：當(dāng)AC1(n)＝0，AC0＝1時，如下圖所示。CLK、OE作為時鐘和輸出緩沖器的使能信號，是器件的公共端（TSMUX選中OE端）FMUX選中DFF的Q端OMUX選中1端，DFF的Q端輸出29（4）反饋組合輸出組態(tài)：AC0=AC1(n)=1,且SYN=12.輸出信號反饋到與陣列。（5）時序電路中的組合輸出AC0=AC1(n)，且SYN=0這時其他OLMC中至少有一個工作在寄存器組態(tài)，而該OLMC作為組合電路使用。與（4）不同在于CLK和OE端作為公共信號使用。和專用輸出組態(tài)比，有兩點(diǎn)不同：1.三態(tài)門使能端接第一與項(xiàng)；GAL的輸入，輸出電路和特性留給同學(xué)自學(xué)。30（一）優(yōu)點(diǎn)：GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下優(yōu)點(diǎn)：(1)有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時序電路。(2)利用率高：GAL采用電可擦除CMOS技術(shù)，可以用電壓信號擦除并可重新編程。因此，可反復(fù)使用。(3)高性能的E2COMS工藝：使GAL的高速度、低功耗，編程數(shù)據(jù)可保存20年以上。四、GAL的特點(diǎn)31二、GAL器件的缺點(diǎn)(1)時鐘必須共用；(2)或的乘積項(xiàng)最多只有8個；(3)GAL器件的規(guī)模小,達(dá)不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的要求；(4)盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。EPLD、FPGA等高密度可編程邏輯器件出現(xiàn)后，上述缺點(diǎn)都得到克服。32第五節(jié)可擦除的可編程

邏輯器件EPLD1.EPLD（ErasableProgrammableLogicDevice）。分為兩類：一類是紫外線可擦除的EPLD（采用UVEPROM工藝），另一類是電可擦除EPLD（采用E2PROM工藝）。2.EPLD采用COMS工藝，屬高密度可編程邏輯器件HDPLD（集成度大于1000門/片），芯片規(guī)模已達(dá)上萬等效邏輯門?？梢詫?shí)現(xiàn)功能相當(dāng)復(fù)雜的數(shù)字系統(tǒng)。3.速度高(2ns)、功耗低（電流在數(shù)十毫安以下），抗干擾能力強(qiáng)。4.具有在系統(tǒng)編程能力，不用編程器，使用方便，可靠性高。5.與GAL相比，從結(jié)構(gòu)上增加了：異步時鐘、異步清除功能?？蓪?shí)現(xiàn)異步時序電路。乘積項(xiàng)共享功能,每個宏單元可多達(dá)32個乘積項(xiàng)，輸出級多種使能控制，而且三態(tài)輸出使能控制比GAL要豐富。一、EPLD的特點(diǎn)33I.在系統(tǒng)編程芯片EPM7128S的引腳圖它有4個直接輸入（INPUT）TMS、TDI、TDO和TCK是在系統(tǒng)編程引腳64個I/O既可以作為輸入端也可為輸出端二、在系統(tǒng)編程芯片(isp)EPM7128S的基本結(jié)構(gòu)是Altera公司生產(chǎn)的高密度、高性能CMOS可編程邏輯器件之一，PLCC封裝84端子34II、EPM7128S器件結(jié)構(gòu)圖8個相似的邏輯陣列塊LAB（LogicArrayBlock）每個LAB中有16個宏單元此芯片有128個宏單元可編程的I/O控制塊可控制每個I/O引腳單獨(dú)為三種工作方式：輸入、輸出和雙向芯片內(nèi)部的所有單元都是通過內(nèi)連矩陣PIA連接起來EPM7128S組成：LAB邏輯陣列塊PIA可編程內(nèi)聯(lián)矩陣I/O控制塊35GlobalClockGlobalClear36

個可編程互連信號16個擴(kuò)展乘積項(xiàng)去

I/O控制塊7000有兩個全局時鐘乘積項(xiàng)選擇矩陣VCCDENAPRnCLRnQ清零信號Clock使能控制端可旁路寄存器共享邏輯的擴(kuò)展來自其他邏輯單元的并行擴(kuò)展去

PIA可編程寄存器（一）宏單元（MacroCell）宏單元模塊組成:與邏輯陣列乘積項(xiàng)選擇矩陣可編程寄存器“與邏輯陣列”實(shí)現(xiàn)組合邏輯函數(shù)中的乘積項(xiàng)。每個宏單元提供5個乘積項(xiàng)。它與GAL的宏單元相比，信號中增加了16根擴(kuò)展乘積項(xiàng)，大大增強(qiáng)了實(shí)現(xiàn)組合函數(shù)的能力?！俺朔e項(xiàng)選擇矩陣”用于分配乘積項(xiàng)：1.到或門和異或門實(shí)現(xiàn)組合函數(shù)2.到宏單元觸發(fā)器的輔助輸入端：清除端（Clear）置位端（Preset）時鐘端（Clock）“可編程寄存器”使EPLD宏單元中的觸發(fā)器比GAL的功能更強(qiáng)、更靈活：1.可編程實(shí)現(xiàn)D、T、JK或RS觸發(fā)器2.可編程時鐘控制方式3.可編程異步、同步時序電路36（二）擴(kuò)展乘積項(xiàng)EPM7128S結(jié)構(gòu)中提供的擴(kuò)展乘積項(xiàng)有兩種：共享擴(kuò)展乘積項(xiàng)并聯(lián)擴(kuò)展乘積項(xiàng)1.共享擴(kuò)展乘積項(xiàng)：功能：大多數(shù)邏輯函數(shù)由5個乘積項(xiàng)之和就可以實(shí)現(xiàn)。這樣用一個宏單元即可。對于復(fù)雜的邏輯函數(shù)，需要附加乘積項(xiàng)能實(shí)現(xiàn)。共享擴(kuò)展乘積項(xiàng)是由每個宏單元提供一個未投入使用的乘積項(xiàng)。每個LAB有16個宏單元，因此有16個共享擴(kuò)展乘積項(xiàng)。共享擴(kuò)展項(xiàng)為同一LAB內(nèi)的任意或全部宏單元共享。372.并聯(lián)擴(kuò)展乘積項(xiàng)：并聯(lián)擴(kuò)展乘積項(xiàng)是一些宏單元沒有使用的乘積項(xiàng)可以分配到鄰近單元使用。使有的宏單元最多可達(dá)20個乘積項(xiàng)，而這其中5個乘積項(xiàng)由本宏單元提供，其他15個并聯(lián)擴(kuò)展乘積項(xiàng)是由鄰近的宏單元提供的。并聯(lián)擴(kuò)展乘積項(xiàng)的傳送通道38（三）可編程內(nèi)連矩陣PIA（ProgrammableInterconnectionArray）PIA信號來源:專用輸入引腳I/O引腳宏單元的輸出編程單元：它控制兩輸入端的與門是否傳送對應(yīng)的PIA信號去LAB，實(shí)現(xiàn)軟開關(guān)作用。39（四）I/O控制塊EMP7128S的每個I/O引腳允許三種工作方式：1.輸入方式2.輸出方式3.雙向工作方式三態(tài)門有多種使能信號，使三態(tài)控制更靈活。這些信號包括：Vcc，GND，I/O信號，宏單元信號輸出，及專用輸入信號。使能信號選擇矩陣三態(tài)緩沖40

前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實(shí)現(xiàn)時序電路。

本節(jié)介紹的FPGA（FieldProgrammableGateArray）不像PLD那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實(shí)現(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級邏輯功能。

陸續(xù)推出了新型的現(xiàn)場可編程門陣列FPGA。功能更加豐富，具有基本邏輯門電路、傳輸外部信號的輸入/輸出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。第六節(jié)現(xiàn)場可編程門陣列FPGA41一、現(xiàn)場可編程門陣列FPGA結(jié)構(gòu)FPGA的編程單元是基于靜態(tài)存儲器（SRAM）結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力下面介紹XILINX公司的XC4000E系列芯片，了解FPGA內(nèi)部各個模塊的功能，見下圖：可配置邏輯模塊CLB輸入/輸出模塊