數(shù)字邏輯電路：第三章 組合邏輯電路1

第三章組合邏輯電路1CombinationalLogicCircuit第三章組合邏輯電路23.1引言3.2門電路3.3常用的中規(guī)模組合邏輯電路3.4運算器與ALU3.5組合邏輯電路中的競爭與冒險問題3.3常用的中規(guī)模組合邏輯電路33.3.1譯碼器3.3.3編碼器3.3.2數(shù)據(jù)選擇器3.3.4數(shù)據(jù)比較器3.3.5運算器（算數(shù)邏輯單元ALU）3.3.6奇偶校驗器3.3.1譯碼器（1）4譯碼器的功能分類：變量譯碼器：用來表示輸入變量狀態(tài)的全部組合

N位輸入，2N輸出， 常見的集成化譯碼器有2-4、3-8、4-16碼制譯碼器：如8421碼變換為循環(huán)碼等顯示譯碼器：控制數(shù)碼管顯示3.3.1譯碼器（2）52-4變量譯碼器（步驟一）真值表：2－4譯碼器是指2輸入－4輸出的變量譯碼器。2輸入,4輸出.對應輸入的每一種組合，唯一只有一個輸出為“0”.真值表111

011110101101110011100

Y0

Y1

Y2

Y3AB

輸入輸出3.3.1譯碼器（3）62-4譯碼器（步驟二）根據(jù)真值表寫出輸出表達式真值表111011110101101110011100

Y0Y1Y2Y3AB

輸入輸出只用與非門實現(xiàn)Y0Y1Y2Y3AB邏輯示意圖輸出表達式3.3.1譯碼器（4）72-4譯碼器（步驟三）按照輸出表達式畫出邏輯圖輸出表達式ABY0Y1Y2Y3有沒有什么問題？3.3.1譯碼器（5）8ABY0Y1Y2Y3問題：一個輸入有3個負載！3.3.1譯碼器（6）92-4譯碼器（步驟四）檢查可能出現(xiàn)的問題，并修正設計集成電路的設計原則：為規(guī)范設計，一個輸入端對外只能是一個輸入負載。Y0Y1Y2Y3解決辦法：增加一級輸入緩沖ABA’B’3.3.1譯碼器（7）10輸入緩沖部分使得對外負載只有一個，減輕上一級電路的負擔。ABY0Y1Y2Y3輸入緩沖電路譯碼邏輯電路2-4譯碼器集成電路由兩部分組成：輸入緩沖部分和譯碼部分。3.3.1譯碼器（8）11畫邏輯圖要求：邏輯圖要美觀，可讀性要好具體注意幾個問題：邏輯圖中邏輯門(或邏輯器件)布局要合理，邏輯性強邏輯圖中的連線布局合理，無連接交叉點要少相接連線的交叉點要畫上連接符3.3.1譯碼器（9）122-4譯碼器的應用舉例:CPU控制四個設備CPUD0~D31A0A1譯碼器A0A1外設0D0~D31CS外設1D0~D31CS外設2D0~D31CS外設3D0~D31CSY0Y1Y2Y3A0=0，A1=0時，外設0工作A0=1，A1=0時，外設1工作A0=0，A1=1時，外設2工作A0=1，A1=1時，外設3工作A0=0，A1=0時，Y0=0，Y1,Y2,Y3=1A0=1，A1=0時，Y1=0，Y0,Y2,Y3=1A0=0，A1=1時，Y2=0，Y0,Y1,Y3=1A0=1，A1=1時，Y3=0，Y0,Y1,Y2=1功能級設計要求：信號級設計要求：3.3.1譯碼器（10）13有使能端的2-4譯碼器由于2－4譯碼器的4個輸出是2輸入的邏輯組合，任何一種組合都會有一個輸出有效要使所有輸出無效（輸出為高），就需要增加附加邏輯——使能（Enable)3.3.1譯碼器（11）14有使能端的2-4譯碼器在普通的2－4譯碼器中設置使能端（Enable）功能表1

1

1001111010011011010011100011111

X

XY0

Y1Y2Y3

AB當＝0，譯碼器使能當＝1，譯碼器禁止3.3.1譯碼器（12）15Y0Y1Y2Y3AB邏輯示意圖功能表111001111010011011010011100011111XXY0Y1Y2Y3AB有使能端的2-4譯碼器3.3.1譯碼器（13）16ABY0Y1Y2Y3有使能端的2-4譯碼器根據(jù)表達式畫出邏輯圖3.3.1譯碼器（14）17譯碼器使能端的作用在集成電路中增加控制使能(Enable)端，是電路設計中常用的技術，使得集成電路更加靈活、可靠。靈活：用于擴展可靠：用于選通3.3.1譯碼器（15）18高位輸入C用作選片，A、B用于選中片內譯碼。C＝1選中片II。

譯碼器使能端的作用用于多片擴展（作用一）:例:用兩片2-4譯碼器組成3-8譯碼器Y0Y1Y2Y3ABIY0Y1Y2Y3ABIIC＝0選中片I，ABCY0Y1Y2Y3Y4Y5Y6Y73.3.1譯碼器（16）19Y0Y1Y2Y3ABIY0Y1Y2Y3ABIIABCY0Y1Y2Y3Y4Y5Y6Y73-8譯碼器真值表01111111000

Y0Y1Y2Y3Y4Y5Y6Y7ABC

輸入輸出101111111000101

10110111111110111111111011101

11111101011

11

111111110001111101113.3.1譯碼器（17）20用2－4譯碼器構成4－16譯碼器需要使用5片2－4譯碼器4片譯碼，1片控制片選3.3.1譯碼器（18）21Y0Y1Y2Y3ABY0Y1Y2Y3ABIY0Y1Y2Y3ABIIY0Y1Y2Y3ABIIIY0Y1Y2Y3ABIVY0Y3Y4Y7Y8Y11Y12Y15……………………ABCD“0”3.3.1譯碼器（19）22

用作選通（作用二）為什么需要選通？針對門電路的傳輸延遲造成的競爭、冒險問題提出的。3.3.1譯碼器（20）23門電路的傳輸延遲造成會競爭、冒險與非門的輸入為A和時,

滯后于A，則Y會出現(xiàn)尖峰信號（與非門上升沿有負尖峰）AY理想情況：實際情況：AY負向尖峰3.3.1譯碼器（21）24門電路的傳輸延遲造成會競爭、冒險或非門的輸入為A和時,滯后于A，則Y會出現(xiàn)尖峰信號（或非門下降沿有正尖峰）AY＋理想情況：實際情況：AY正向尖峰3.3.1譯碼器（22）25

端用于選通2－4譯碼器中設置二級緩沖，目的是均衡負載，但是由于信號傳輸?shù)难舆t，會在輸出端產生“0”重疊(Overlap)和尖峰信號(有些書中稱為毛刺，英文詞為：Spike,Glitch)。為消除尖峰和重疊，增加了。3.3.1譯碼器（23）26若無使能端，延遲產生尖峰和零重疊問題假設AB同時到來：從11變到00ABY0Y1Y2Y33.3.1譯碼器（24）27若AB同時到來(無偏移Skew)。從功能表上分析，AB從“11”變到“00”時，輸出應從Y3=0變成Y0=0，Y1Y2保持為“1”。但是，由于門的傳輸延遲，造成Y1,Y2上出現(xiàn)了尖峰，同時，Y3,Y0有一段時間同時為“0”，即零重疊。尖峰和零重疊的寬度：一級門延遲3.3.1譯碼器（25）28當AB從“11”變到“00”時，輸出應從Y3=0變成Y0=0。假設AB不能同時到來，存在偏移(Skew)，導致尖峰信號更寬。tskewtoverlaptspike132312ABY0Y1Y2Y3tspike加寬、兩處出現(xiàn)零重疊toverlap=1級延遲tspike=tskew+1級延遲3.3.1譯碼器（26）29增加使能端可以消除延遲產生尖峰和零重疊在AB變化期間，輸出是不穩(wěn)定的，可能會出現(xiàn)尖峰信號。加一個能覆蓋輸入變化的正脈沖(＝1)，使得AB變化期間強制Y0-Y3=1，既可消除輸出端的干擾。抑制尖峰和零重疊的正信號應先于（或同時）譯碼器的變量輸入變化前到來，正信號撤除應滯后于變量輸入的變化(至少滯后1級緩沖的延遲)。也不能太寬，否則速度會慢。3.3.1譯碼器（27）30使用來抑制零重疊和尖峰，譯碼器的輸出波形變窄了.

使用E不使用E“0”3.3.1譯碼器（28）31Y0Y1Y2Y4AB3－8譯碼器邏輯示意圖C為最高位，A為最低位Y3Y5Y6Y7C3-8譯碼器3－8譯碼器是指3輸入－8輸出的變量譯碼器。邏輯示意圖3.3.1譯碼器（29）32只用與非門實現(xiàn)的輸出表達式輸出表達式真值表01111111000

Y0Y1Y2Y3Y4Y5Y6Y7ABC

輸入輸出

10111111100010110110111111110111111111011101

1111110101111111111110001111101113-8譯碼器真值表和邏輯表達式3.3.1譯碼器（30）33ABY0Y1Y2Y3CY4Y5Y6Y73-8譯碼器：按照輸出表達式畫出3－8譯碼器的邏輯圖3.3.1譯碼器（31）34例：用3-8譯碼器擴展成4-16譯碼器輸入輸出IIIY0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

Y10

Y11

Y12

Y13

Y14

Y15

ABCABCABCD3.3.1譯碼器（32）35典型譯碼器件器件一：74LS139

功能：雙2-4譯碼器器件二：74LS138：

功能：3-8譯碼器（3個使能端）器件三：74LS154

功能：4-16譯碼器（2個使能端）36373.3.1譯碼器（33）38E用作擴展：具有多個使能端的3-8譯碼器擴展為4-16譯碼器Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

ABCIY8

Y9

Y10

Y11

Y12

Y13

Y14

Y15

ABCII“1”D輸入ABC使能輸出3.3.1譯碼器（34）39用譯碼器分配地址區(qū)假設8位CPU地址空間：A7~A0共有256個地址空間每個ROM有32個地址空間D0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A4A5A6A7CPUD0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A432x8R0MA0A1A2A3A4ROM用3－8譯碼器分配地址區(qū)40D0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A4A5A6A7CPU……Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

ABC使能A5A6A7地址總線數(shù)據(jù)總線D0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A432x8R0MA0A1A2A3A4第0片ROMD0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A432x8R0MA0A1A2A3A4第1片ROMD0

D1

D2

D3

D4

D5

D6

D7

A0A1A2A3A432x8R0MA0A1A2A3A4第7片ROM用3－8譯碼器分配地址區(qū)41地址空間的對應關系如圖：(0～31)(32～63)(64～95)(96～127)(128～159)(160～191)(192～223)(224～255)第0片ROM第1片ROM第2片ROM第3片ROM第4片ROM第5片ROM第6片ROM第7片ROM00000000~0001111100100000~0011111101000000~0101111101100000~0111111110000000~1001111110100000~1011111111000000~1101111111100000~1111111100000~1111100000~1111100000~1111100000~1111100000~1111100000~1111100000~1111100000~11111ROM地址空間CPU地址空間3.3.1譯碼器（39）424－16譯碼器邏輯示意圖D為最高位，A為最低位4-16譯碼器4－16譯碼器是指4輸入－16輸出的變量譯碼器。邏輯示意圖Y0Y1Y2Y4ABY3Y5Y6Y7CDY8Y9Y10Y12Y11Y13Y14Y15433.3.1譯碼器（40）44大規(guī)模譯碼器設計時存在的問題以4-16譯碼器為例緩沖門的負載大：第一級緩沖門(反變量）負載9個負載，第二級緩沖門（原變量）8個負載使能端與門的負載有16個，必須在制造芯片時增大驅動能力譯碼部分的與非門輸入端數(shù)增加3.3.1譯碼器（41）45當輸入變量數(shù)增大當譯碼器的輸入變量數(shù)N增大時，用單級譯碼器不能實現(xiàn)譯碼部分與非門的輸入端數(shù)會增多：輸入端數(shù)為N+1(使能端)個。采用多級譯碼技術可以減少負載：用在大容量存儲器片內的譯碼結構。二級Buffer中每個Buffer的輸出負載加重（指數(shù)級增加）負載:第一級為2N－1＋1，第二級為2N－1，使能端為2N例如，當N＝11時，每個譯碼門至少有12個輸入，第一級緩沖門有1025個負載，第二級緩沖門有1024個負載，這是不可實現(xiàn)的。3.3.1譯碼器（41）46多級譯碼考察4－16變量譯碼器3.3.1譯碼器（41）47多級譯碼考察E,F,G,H,W,X,Y,Z，每個出現(xiàn)4次，意味著它們共有4個負載。A,B,C,D和它們的反變量，都出現(xiàn)8次，說明它們共有8個負載。說明經過變換后，負載數(shù)降低了一半。二級譯碼48用兩級譯碼電路實現(xiàn)4-16譯碼器(2X22表示2輸入與門4個，2X24表示2輸入與非門16個)二級譯碼49用兩級譯碼實現(xiàn)8-256譯碼器ABCDEFGHY0

Y1

Y255

Y15

Y16

Y31

EFGH負載：每個反變量為8＋1，原變量為8。每個與門16個負載。負載：如果用一級譯碼，則每個原變量負載為128，每個反變量負載為129。50大容量存儲器的地址譯碼

地址線有10位，可以表示210＝1K個地址空間；地址線有20位，可以表示220＝1M個地址空間；地址線有30位，可以表示230＝1G個地址空間；

32位地址可以表示4G地址；

16M存儲器需要24位地址。

3.3.1譯碼器（42）

——變量譯碼器小結51譯碼器的功能分類：變量譯碼器：用來表示輸入變量狀態(tài)的全部組合,N位輸入，2N輸出。2-4譯碼器：設計，存在的問題：競爭與冒險使能端，作用：擴展、消除競爭與冒險3-8譯碼器：應用：地址分配，數(shù)據(jù)選擇多級譯碼器：二級譯碼：4-16譯碼器和8-256譯碼器3.3.1譯碼器（43）52譯碼器的功能分類：變量譯碼器碼制譯碼器顯示譯碼器：控制數(shù)碼管顯示3.3.1譯碼器（44）53碼制譯碼器：將一種編碼變換為另外一種編碼的邏輯電路。二—十進制譯碼器3.3.1譯碼器（45）54碼制譯碼器：將一種編碼變換為另外一種編碼的邏輯電路。二—十進制譯碼器：

十進制的二進制編碼（二進制編碼的十進制數(shù)，也叫BCD編碼：BinaryCodeDecimaltoDecimal,BCD）1、不完全譯碼的BCD譯碼器2、完全譯碼的BCD譯碼器3.3.1譯碼器（46）558-4-2-1碼表示十進制數(shù)BADC00110110001101101

03

2

5476

X

X

X

X

9

8X

X

十進制數(shù)8421碼000001000120010300114010050101601107011181000910013.3.1譯碼器（47）56不完全譯碼的BCD譯碼器的功能表3.3.1譯碼器（48）57當ABCD＝0101~1111時，Y0~9均為任意值，Y0~9表達式為BADC0011011000110110Y0=0X

X

X

X

X

X

Y1=0Y3=0Y2=0Y4=0Y5=0Y7=0Y6=0Y8=0Y9=0不完全譯碼的BCD譯碼器邏輯化簡3.3.1譯碼器（49）58不完全譯碼的BCD譯碼器邏輯圖3.3.1譯碼器（50）59當輸入ABCD出現(xiàn)0101~1111時，譯碼器輸出Y0~9均為“1”，Y0~9表達式為

完全譯碼的BCD譯碼器3.3.1譯碼器（51）60完全譯碼的BCD譯碼器邏輯圖3.3.1譯碼器（52）61譯碼器的功能分類：變量譯碼器碼制譯碼器顯示譯碼器：控制數(shù)碼管顯示3.3.1譯碼器（53）63顯示譯碼器一個七段數(shù)碼管有7個控制端輸入a～g，分別對應與數(shù)碼管的7段。有些數(shù)碼管是8個輸入，在右下方有一個小數(shù)點。abcdefgabcdefg3.3.1譯碼器（54）64顯示譯碼器七段數(shù)碼管分為共陽極顯示和共陰極顯示兩種一般來說，共陽極顯示的數(shù)碼管有一個管腳為“低”，則對應的段點亮，為“高”則滅。共陰極顯示的數(shù)碼管有一個管腳為“高”，則對應的段點亮，為“低”則滅。abcdefgVcc共陽極顯示abcdefgGnd共陰極顯示我們教材用按照共陽極顯示數(shù)碼管講解3.3.1譯碼器（55）65顯示譯碼器當a=0時，a段亮，a=1時，a段滅。其它變量相同。7段數(shù)碼管可以顯示從0～9的數(shù)字。要顯示0時，g=1,其它變量＝0；顯示2時，a,b,g,e,d=0,其它變量＝1。顯示0～9中的任何一個分別對應于a～g的一組編碼abcdefgabcdefgVcc3.3.1譯碼器（56）66顯示譯碼器數(shù)字邏輯電路中用BCD碼表示十進制數(shù)abcdefgabcdefg在BCD碼和7段數(shù)碼管編碼之間需要一個顯示譯碼器。將BCD碼轉換為數(shù)碼管對應的編碼顯示譯碼器的實質是碼制譯碼器abceABdfgCDLTRBIBI/RBO顯示譯碼器3.3.1譯碼器（57）67顯示數(shù)字ABCDabcdefg000000000001110001001111201000010010311000000110400101001100510100100100601101100000711100001111800010000000910010001100A01011110010B11011100110C00111011100D10110110100E01111110000F111111111113.3.1譯碼器（58）68顯示譯碼器寫出各個變量的邏輯表達式寫a的邏輯表達式1100110110010010BADC00110110001101103.3.1譯碼器（59）69顯示譯碼器寫出各個變量的邏輯表達式1100111010100000BADC00110110001101103.3.1譯碼器（59）70顯示譯碼器寫出各個變量的邏輯表達式1100111010100000BADC00110110001101103.3.1譯碼器（60）71顯示譯碼器用同樣的方法寫出各個變量的邏輯表達式3.3.1譯碼器（61）72顯示譯碼器顯示譯碼器控制功能輸入：LT,RBI,BI/RBO主要用于對數(shù)碼管的測試和其他一些應用。abceABdfgCDLTRBIBI/RBO顯示譯碼器正常工作時，LT、RBI、BI/RBO均為“1”。3.3.1譯碼器

——小結73譯碼器的功能分類：變量譯碼器碼制譯碼器顯示譯碼器：控制數(shù)碼管顯示3.3常用的中規(guī)模組合邏輯電路743.3.1譯碼器3.3.3編碼器3.3.2數(shù)據(jù)選擇器3.3.4數(shù)據(jù)比較器3.3.5運算器（算數(shù)邏輯單元ALU）3.3.6奇偶校驗器3.3.3數(shù)據(jù)選擇器(1)75數(shù)據(jù)選擇器在選擇控制的信號作用下，能從多個輸入數(shù)據(jù)中選擇一個或多個作為輸出。1位結構的數(shù)據(jù)選擇器多位結構的數(shù)據(jù)選擇器3.3.3數(shù)據(jù)選擇器(2)764選1數(shù)據(jù)選擇器4輸入，1輸出，2個選擇控制S1S0Y00D001D110D211D3S1S0D0D1D2D3Y3.3.3數(shù)據(jù)選擇器(3)784選1數(shù)據(jù)選擇器邏輯圖S0S1＋YD0D1D2D33.3.3數(shù)據(jù)選擇器(4)794選1數(shù)據(jù)選擇器邏輯圖如果設計使能端，需要加在什么地方？S0S1＋YD0D1D2D3多位結構的數(shù)字選擇器4位2選1S1S01D31D21D11D01Y2D32D22D12D02YS2D12D01D11D01Y4D14D03D13D03Y2Y4Y2位4選13.3.3數(shù)據(jù)選擇器(5)81有使能端的雙4選1數(shù)據(jù)選擇器注意輸出結構，提供1正1反兩個輸出82S3S2S1S0Y0000Y001Y110Y211Y30100Y401Y510Y611Y71000Y801Y910Y1011Y111100Y1201Y1310Y1411Y1516選1功能表兩種不同的擴展方案，從功能表上分析，可以先選低兩位，也可以先選高兩位。選擇器擴展:用雙4選1選擇器擴展成16選1選擇器選擇器擴展：用雙4選1選擇器(無使能端)

擴展成16選1選擇器83S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

D0

D3

Y

D4

S3

S2

S1

S0

D0

D3

D7

D8

D11

D12

D15

邏輯結構：S1S0控制第一層選擇，S3S2控制第二層選擇。兩級選擇結構