帶寄存功能的比較電路

HUNANUNIVERSITY電子實(shí)驗(yàn)報(bào)告 題目帶寄存功能的比較電路 學(xué)生姓名許運(yùn)學(xué)生學(xué)號(hào)201408010323 專業(yè)班級(jí)計(jì)科3班指導(dǎo)老師 方愷晴一、實(shí)驗(yàn)?zāi)康膹?fù)習(xí)前面學(xué)過的VHDL語言描述數(shù)字電路轉(zhuǎn)圖形描述，以及LPM定制的方法定制需要的元件，頂層調(diào)用子模塊完成設(shè)計(jì)的流程。設(shè)計(jì)一個(gè)帶寄存功能的比較電路。二、實(shí)驗(yàn)設(shè)計(jì)方案1、原理說明當(dāng)A>B時(shí)，f1=(a2.b2’)+(a2+’b2)’,a1.b1’的值為1，f2=f3=0。將f1化簡(jiǎn)后得f1=(a2.b2’)+(a1.b1’.a2)+(a1.b1’.b2’)；當(dāng)A<B時(shí)，f2=(a2’.b2)+(a2+’b2)’.a1’.b1的值為1，f1=f3=0。將f2化簡(jiǎn)后得f2=(a2’.b2)+(a1’.a2’.b1)+(a1’.b1.b2)；當(dāng)A=B時(shí)，f3=(f1+f2)’的值為1，f1=f2=0。+’表示異或。比較電路VHDL代碼生成符號(hào)文件，以便頂層調(diào)用。根據(jù)需要定制一個(gè)帶三輸入的D觸發(fā)器。此D觸發(fā)器有三個(gè)個(gè)輸入、三個(gè)個(gè)輸出和一個(gè)時(shí)鐘頻率輸入，當(dāng)時(shí)鐘頻率由0轉(zhuǎn)為1時(shí)，輸出的值會(huì)和輸入的值相等。也就是說D觸發(fā)器響應(yīng)時(shí)鐘上升沿信號(hào)，當(dāng)時(shí)鐘信號(hào)保持0或者1時(shí)，保持當(dāng)前狀態(tài)，直到下一個(gè)時(shí)鐘上升沿信號(hào)觸發(fā)。2、結(jié)構(gòu)框圖設(shè)計(jì)一個(gè)輸出帶寄存功能的比較電路。如圖：兩位數(shù)據(jù)A兩位數(shù)據(jù)A兩位數(shù)據(jù)BVHDL實(shí)現(xiàn)比較電路VHDL實(shí)現(xiàn)比較電路LPM定制三輸入D觸發(fā)器調(diào)用子模塊畫出頂層電路調(diào)用子模塊畫出頂層電路波形仿真驗(yàn)證波形仿真驗(yàn)證三、實(shí)驗(yàn)內(nèi)容（一）、大致流程1、VHDL實(shí)現(xiàn)比較電路，生成符號(hào)文件2、LPM定制三輸入D觸發(fā)器3、調(diào)用子模塊畫出頂層電路4、波形仿真驗(yàn)證（二）、具體流程1、比較電路比較電路：設(shè)計(jì)一個(gè)能實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)比較的電路，根據(jù)A數(shù)是否大于、小于、等于B數(shù)，相應(yīng)輸出端F1、F2、F3為1。設(shè)A=A2A1，B=B2B1，當(dāng)A2A1>B2B1時(shí)，F(xiàn)1為1；當(dāng)A2A1<B2B1時(shí)，F(xiàn)2為1；當(dāng)A2A1>=B2B1時(shí)，F(xiàn)3為1.前面已介紹過比較電路，這里不再詳細(xì)介紹，直接進(jìn)入要點(diǎn)：生成符號(hào)文件：File—>Create/Update—>CreateSymbolFilesForCurrentFile.查看生成的符號(hào)文件：File—>Open—>bijiao.bsf：2、三輸入D觸發(fā)器前面也介紹了LPM定制的方法，這里不再詳細(xì)介紹。D觸發(fā)器采用LPM定制的方法生成：最后勾選zzdff.bsf，只要符號(hào)文件：3、調(diào)用子模塊畫出頂層電路將子模塊的VHDL文件和BSF符號(hào)文件復(fù)制到頂層的工程文件下，調(diào)用子模塊畫出電路圖電路連線如下：a2a1b2b1：二進(jìn)制輸入端clk：時(shí)鐘信號(hào)輸入端q[2]q[1]q[0]：輸出端data[2]data[1]data[0]分別與f1f2f3相連生成VHDL文件，代碼如下：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYwork;ENTITYbijiao_zzdffIS PORT ( a2:INSTD_LOGIC; a1:INSTD_LOGIC; b2:INSTD_LOGIC; b1:INSTD_LOGIC; clk:INSTD_LOGIC; q:OUTSTD_LOGIC_VECTOR(2DOWNTO0) );ENDbijiao_zzdff;ARCHITECTUREbdf_typeOFbijiao_zzdffISCOMPONENTbijiao PORT(a2:INSTD_LOGIC; a1:INSTD_LOGIC; b2:INSTD_LOGIC; b1:INSTD_LOGIC; f2:OUTSTD_LOGIC; f1:OUTSTD_LOGIC; f3:OUTSTD_LOGIC );ENDCOMPONENT;COMPONENTzzdff PORT(clock:INSTD_LOGIC; data:INSTD_LOGIC_VECTOR(2DOWNTO0); q:OUTSTD_LOGIC_VECTOR(2DOWNTO0) );ENDCOMPONENT;SIGNAL data:STD_LOGIC_VECTOR(2DOWNTO0);BEGINb2v_inst:bijiaoPORTMAP(a2=>a2, a1=>a1, b2=>b2, b1=>b1, f2=>data(1), f1=>data(2), f3=>data(0));b2v_inst1:zzdffPORTMAP(clock=>clk, data=>data, q=>q);ENDbdf_type;4、波形仿真驗(yàn)證兩位數(shù)A兩位數(shù)A兩位數(shù)B兩位數(shù)B參數(shù)設(shè)置：輸入數(shù)據(jù)A的參數(shù)設(shè)置：EndTime：2.0usGardsize：400ns輸入數(shù)據(jù)A的參數(shù)設(shè)置：EndTime：2.0usGardsize：100ns信號(hào)A、B的屬性：二進(jìn)制CLK周期：400nsEndTime：2usGridSize：100ns仿真結(jié)果：43214321端口功能說明：Clk：時(shí)鐘信號(hào)輸入，穩(wěn)定的方波a2a1為兩位二進(jìn)制數(shù)輸入端，00011011依次循環(huán)b2b1為兩位二進(jìn)制數(shù)輸入端，00011011依次循環(huán)q為三位二進(jìn)制輸出端，當(dāng)且僅當(dāng)時(shí)鐘上升沿信號(hào)時(shí)，觸發(fā)比較：當(dāng)a2a1>b2b1時(shí)，q[2]為1，即100；當(dāng)a2a1<b2b1時(shí)，q[1]為1，即010；當(dāng)a2a1=b2b1時(shí)，q[0]為1，即001。時(shí)鐘信號(hào)為0或者1時(shí)，保持原狀態(tài)不變。注：1、第一次時(shí)鐘上升沿信號(hào)，觸發(fā)比較輸出010（00小于10，q[1]為1）2、時(shí)鐘信號(hào)保持0或1，保持當(dāng)前狀態(tài)，到第二次時(shí)鐘上升沿信號(hào)時(shí)，輸出010（01小于10）3、第三次時(shí)鐘上升沿信號(hào)，觸發(fā)輸出001（10等于10，q[0]為1）4、第四次