節(jié)組合邏輯電路教案課件

節(jié)組合邏輯電路節(jié)組合邏輯電路1學(xué)習(xí)要點(diǎn)：組合電路的分析方法和設(shè)計(jì)方法利用數(shù)據(jù)選擇器和可編程邏輯器件進(jìn)行邏輯設(shè)計(jì)的方法加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法第1頁/共121頁學(xué)習(xí)要點(diǎn)：第1頁/共121頁2組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）4.1概述第2頁/共121頁組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無34.2組合邏輯電路的分析

所謂邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。分析過程一般按下列步驟進(jìn)行：①根據(jù)給定的邏輯電路，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。②根據(jù)輸出函數(shù)表達(dá)式列出真值表。③用文字概括出電路的邏輯功能。第3頁/共121頁4.2組合邏輯電路的分析所謂邏輯電路的分析4邏輯圖邏輯表達(dá)式11最簡與或表達(dá)式化簡22從輸入到輸出逐級寫出第4頁/共121頁邏輯圖邏輯表達(dá)式11最簡與或表達(dá)式化簡25最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。4第5頁/共121頁最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)6邏輯圖邏輯表達(dá)式例4-1：最簡與或表達(dá)式第6頁/共121頁邏輯圖邏輯表達(dá)式例4-1：最簡與或表達(dá)式第6頁/共121頁7真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能第7頁/共121頁真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸8【例4-2】分析圖4-2所示組合邏輯電路的邏輯功能。解：根據(jù)給出的邏輯圖，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式：第8頁/共121頁【例4-2】分析圖4-2所示組合邏輯電路的邏輯9第9頁/共121頁第9頁/共121頁10表4-1例4-1真值表ABCF00000101001110010111011100010111

由真值表可以看出，在三個(gè)輸入變量中，只要有兩個(gè)或兩個(gè)以上的輸入變量為1，則輸出函數(shù)F為1，否則為0，它表示了一種“少數(shù)服從多數(shù)”的邏輯關(guān)系。因此可以將該電路概括為：三變量多數(shù)表決器。第10頁/共121頁表4-1例4-1真值表ABCF0011【例4-3】分析圖4-3(a)所示電路，指出該電路的邏輯功能。圖4-3例4-2電路(a)一位全加器；(b)一位全加器符號第11頁/共121頁【例4-3】分析圖4-3(a)所示電路，指出該電路的邏輯功能12解：①寫出函數(shù)表達(dá)式。②列真值表。AiBiCiCi+1Si0000010100111001011101110001011001101011表4-2例4-2真值表第12頁/共121頁解：②列真值表。AiBiCiCi+113③分析功能。由真值表可見，當(dāng)三個(gè)輸入變量Ai、Bi、Ci中有一個(gè)為1或三個(gè)同時(shí)為1時(shí)，輸出Si=1，而當(dāng)三個(gè)變量中有兩個(gè)或兩個(gè)以上同時(shí)為1時(shí)，輸出Ci+1=1，它正好實(shí)現(xiàn)了Ai、Bi、Ci三個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算功能，這種電路稱為一位全加器。其中，Ai、Bi分別為兩個(gè)一位二進(jìn)制數(shù)相加的被加數(shù)、加數(shù)，Ci為低位向本位的進(jìn)位，Si為本位和，Ci+1是本位向高位的進(jìn)位。一位全加器的符號如圖4-3(b)所示。如果不考慮低位來的進(jìn)位，即Ci=0，則這樣的電路稱為半加器，其真值表和邏輯電路分別如表4-3和圖4-4所示。第13頁/共121頁③分析功能。第13頁/共121頁14表4-3半加器真值表Ai

BiCi+1Si0001101100010110圖4-4半加器第14頁/共121頁表4-3半加器真值表AiBiCi+1S154.3組合邏輯電路的設(shè)計(jì)

工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，主要考慮的問題有以下幾個(gè)方面：①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路。②滿足速度要求，應(yīng)使級數(shù)盡量少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。第15頁/共121頁4.3組合邏輯電路的設(shè)計(jì)工程上的最佳設(shè)計(jì)，16

上述“最佳化”是從滿足工程實(shí)際需要提出的。顯然，“最小化”電路不一定是“最佳化”電路，必須從經(jīng)濟(jì)指標(biāo)和速度、功耗等多個(gè)指標(biāo)綜合考慮，才能設(shè)計(jì)出最佳電路。組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲器、可編程邏輯器件來實(shí)現(xiàn)。雖然采用中、大規(guī)模集成電路設(shè)計(jì)時(shí)，其最佳含義及設(shè)計(jì)方法都有所不同，但采用傳統(tǒng)的設(shè)計(jì)方法仍是數(shù)字電路設(shè)計(jì)的基礎(chǔ)。因此下面先介紹采用設(shè)計(jì)的實(shí)例。第16頁/共121頁上述“最佳化”是從滿足工程實(shí)際需要提出的。顯然17

組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：①邏輯抽象。將文字描述的邏輯命題轉(zhuǎn)換成真值表叫邏輯抽象，首先要分析邏輯命題，確定輸入、輸出變量；然后用二值邏輯的0、1兩種狀態(tài)分別對輸入、輸出變量進(jìn)行邏輯賦值，即確定0、1的具體含義；最后根據(jù)輸出與輸入之間的邏輯關(guān)系列出真值表。②選擇器件類型。根據(jù)命題的要求和器件的功能及其資源情況決定采用哪種器件。例如，當(dāng)選用MSI組合邏輯器件設(shè)計(jì)電路時(shí)，對于多輸出函數(shù)來說，通常選用譯碼器實(shí)現(xiàn)電路較方便，而對單輸出函數(shù)來說，則選用數(shù)據(jù)選擇器實(shí)現(xiàn)電路較方便。③根據(jù)真值表和選用邏輯器件的類型，寫出相應(yīng)的邏輯函數(shù)表達(dá)式。當(dāng)采用SSI集成門設(shè)計(jì)時(shí)，為了獲得最簡單的設(shè)計(jì)結(jié)果，應(yīng)將邏輯函數(shù)表達(dá)式化簡，并變換為與門電路相對應(yīng)的最簡式。④根據(jù)邏輯函數(shù)表達(dá)式及選用的邏輯器件畫出邏輯電路圖。第17頁/共121頁組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：第18真值表電路功能描述例4-4：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1第18頁/共121頁真值表電路功能描述例4-4：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯192邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32已為最簡與或表達(dá)式4邏輯變換5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)第19頁/共121頁2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡3220真值表電路功能描述例4-5：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達(dá)式第20頁/共121頁真值表電路功能描述例4-5：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路213卡諾圖最簡與或表達(dá)式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC56第21頁/共121頁3卡諾圖最簡與或表達(dá)式化簡45邏輯變換622【例4-6】設(shè)計(jì)一個(gè)一位全減器。①列真值表。全減器有三個(gè)輸入變量：被減數(shù)An、減數(shù)Bn、低位向本位的借位Cn；有兩個(gè)輸出變量：本位差Dn、本位向高位的借位Cn+1，其框圖如圖4-5(a)所示。表4-4全減器真值表AnBnCnCn+1

Dn0000010100111001011101110011111001000011第22頁/共121頁【例4-6】設(shè)計(jì)一個(gè)一位全減器。表4-4全23圖4-5全減器框圖及K圖

(a)框圖;(b)Cn+1；(c)Dn

第23頁/共121頁圖4-5全減器框圖及K圖第23頁/共121頁24②選器件。選用非門、異或門、與或非門三種器件。③寫邏輯函數(shù)式。首先畫出Cn+1和Dn的K圖如圖4-5(b)、(c)所示，然后根據(jù)選用的三種器件將Cn+1、Dn分別化簡為相應(yīng)的函數(shù)式。由于該電路有兩個(gè)輸出函數(shù)，因此化簡時(shí)應(yīng)從整體出發(fā)，盡量利用公共項(xiàng)使整個(gè)電路門數(shù)最少，而不是將每個(gè)輸出函數(shù)化為最簡當(dāng)用與或非門實(shí)現(xiàn)電路時(shí)，利用圈0方法求出相應(yīng)的與或非式為第24頁/共121頁②選器件。第24頁/共121頁25當(dāng)用異或門實(shí)現(xiàn)電路時(shí)，寫出相應(yīng)的函數(shù)式為其中為Dn和Cn+1的公共項(xiàng)。第25頁/共121頁當(dāng)用異或門實(shí)現(xiàn)電路時(shí)，寫出相應(yīng)的函數(shù)式為其中26④畫出邏輯電路。圖4–6全減器邏輯圖第26頁/共121頁④畫出邏輯電路。圖427【例4-7】用門電路設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換為余3碼的變換電路。解：①分析題意，列真值表。該電路輸入為8421BCD碼，輸出為余3碼，因此它是一個(gè)四輸入、四輸出的碼制變換電路，其框圖如圖4-7(a)所示。根據(jù)兩種BCD碼的編碼關(guān)系，列出真值表，如表4-5所示。由于8421BCD碼不會出現(xiàn)1010~1111這六種狀態(tài)，因此把它視為無關(guān)項(xiàng)。第27頁/共121頁【例4-7】用門電路設(shè)計(jì)一個(gè)將8421BCD碼28②選擇器件，寫出輸出函數(shù)表達(dá)式。題目沒有具體指定用哪一種門電路，因此可以從門電路的數(shù)量、種類、速度等方面綜合折衷考慮，選擇最佳方案。該電路的化簡過程如圖4-7(b)所示，首先得出最簡與或式，然后進(jìn)行函數(shù)式變換。變換時(shí)一方面應(yīng)盡量利用公共項(xiàng)以減少門的數(shù)量，另一方面減少門的級數(shù)，以減少傳輸延遲時(shí)間，因而得到輸出函數(shù)式為第28頁/共121頁②選擇器件，寫出輸出函數(shù)表達(dá)式。第2829圖4–7例4-4框圖及K圖第29頁/共121頁圖4–7例4-4框圖及K圖第29頁/共12130③畫邏輯電路。該電路采用了三種門電路，速度較快，邏輯圖如圖4-8所示。表4–5例4-4真值表ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××第30頁/共121頁③畫邏輯電路。表4–5例4-4真值表A31圖4–88421BCD碼轉(zhuǎn)換為余3碼的電路第31頁/共121頁圖4–88421BCD碼轉(zhuǎn)換為余3碼的電路第332編碼器譯碼器數(shù)據(jù)選擇器加法器數(shù)值比較器4.4常用MSI組合邏輯器件第32頁/共121頁編碼器譯碼器數(shù)據(jù)選擇器加法器數(shù)值比較器4.4常用MSI組33編碼器一、二進(jìn)制編碼器二、二-十進(jìn)制編碼器第33頁/共121頁編碼器一、二進(jìn)制編碼器二、二-十進(jìn)制編碼器第33頁/共134實(shí)現(xiàn)編碼操作的電路稱為編碼器。一、二進(jìn)制編碼器1、3位二進(jìn)制編碼器輸入8個(gè)互斥的信號輸出3位二進(jìn)制代碼真值表第34頁/共121頁實(shí)現(xiàn)編碼操作的電路稱為編碼器。一、二進(jìn)制編碼器1、3位二進(jìn)35邏輯表達(dá)式邏輯圖第35頁/共121頁邏輯表達(dá)式邏輯圖第35頁/共121頁362、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表第36頁/共121頁2、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級37邏輯表達(dá)式第37頁/共121頁邏輯表達(dá)式第37頁/共121頁38邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。第38頁/共121頁邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只392、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS148第39頁/共121頁2、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。Y40集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第40頁/共121頁集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(41集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器第41頁/共121頁集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先42二、二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表第42頁/共121頁二、二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)43邏輯表達(dá)式邏輯圖第43頁/共121頁邏輯表達(dá)式邏輯圖第43頁/共121頁442、8421BCD碼優(yōu)先編碼器真值表第44頁/共121頁2、8421BCD碼優(yōu)先編碼器真值表第44頁/共121頁45邏輯表達(dá)式第45頁/共121頁邏輯表達(dá)式第45頁/共121頁46邏輯圖第46頁/共121頁邏輯圖第46頁/共121頁473、集成10線-4線優(yōu)先編碼器第47頁/共121頁3、集成10線-4線優(yōu)先編碼器第47頁/共121頁48編碼器小結(jié)

用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。第48頁/共121頁編碼器小結(jié)用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼49譯碼器一、二進(jìn)制譯碼器二、二-十進(jìn)制譯碼器三、顯示譯碼器第49頁/共121頁譯碼器一、二進(jìn)制譯碼器二、二-十進(jìn)制譯碼器三、50把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。一、二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。第50頁/共121頁把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電511、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號第51頁/共121頁1、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥52邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列第52頁/共121頁邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列第52頁/共121頁532、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。第53頁/共121頁2、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯54真值表輸入：自然二進(jìn)制碼輸出：低電平有效第54頁/共121頁真值表輸入：自然二進(jìn)制碼輸出：低電平有效第54頁/共121頁553、74LS138的級聯(lián)第55頁/共121頁3、74LS138的級聯(lián)第55頁/共121頁56二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對應(yīng)的10個(gè)信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。二、二-十進(jìn)制譯碼器1、8421BCD碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。第56頁/共121頁二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD57真值表第57頁/共121頁真值表第57頁/共121頁58邏輯表達(dá)式邏輯圖第58頁/共121頁邏輯表達(dá)式邏輯圖第58頁/共121頁59將與門換成與非門，則輸出為反變量，即為低電平有效。第59頁/共121頁將與門換成與非門，則輸出為反變量，即為低電平有效。第59頁/60２、集成8421BCD碼譯碼器74LS42第60頁/共121頁２、集成8421BCD碼譯碼器74LS42第60頁/共1261三、顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。第61頁/共121頁三、顯示譯碼器1、數(shù)碼顯示器用來驅(qū)動各種顯示器件，從62第62頁/共121頁第62頁/共121頁63b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極第63頁/共121頁b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，642、顯示譯碼器真值表僅適用于共陰極LED真值表第64頁/共121頁2、顯示譯碼器真值表僅適用于共陰極LED真值表第64頁/共165a的卡諾圖第65頁/共121頁a的卡諾圖第65頁/共121頁66b的卡諾圖c的卡諾圖第66頁/共121頁b的卡諾圖c的卡諾圖第66頁/共121頁67d的卡諾圖e的卡諾圖第67頁/共121頁d的卡諾圖e的卡諾圖第67頁/共121頁68f的卡諾圖g的卡諾圖第68頁/共121頁f的卡諾圖g的卡諾圖第68頁/共121頁69邏輯表達(dá)式第69頁/共121頁邏輯表達(dá)式第69頁/共121頁70邏輯圖第70頁/共121頁邏輯圖第70頁/共121頁712、集成顯示譯碼器74LS48引腳排列圖第71頁/共121頁2、集成顯示譯碼器74LS48引腳排列圖第71頁/共121頁72功能表第72頁/共121頁功能表第72頁/共121頁73輔助端功能第73頁/共121頁輔助端功能第73頁/共121頁74譯碼器小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用4線-16線譯碼器還可實(shí)現(xiàn)BCD碼到十進(jìn)制碼的變換。第74頁/共121頁譯碼器小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)75數(shù)據(jù)選擇器一、4選1數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器第75頁/共121頁數(shù)據(jù)選擇器一、4選1數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器76一、4選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。第76頁/共121頁一、4選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地77邏輯圖第77頁/共121頁邏輯圖第77頁/共121頁78二、集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。第78頁/共121頁二、集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS15379集成8選1數(shù)據(jù)選擇器74LS151第79頁/共121頁集成8選1數(shù)據(jù)選擇器74LS151第79頁/共121頁8074LS151的真值表第80頁/共121頁74LS151的真值表第80頁/共121頁81數(shù)據(jù)選擇器的擴(kuò)展第81頁/共121頁數(shù)據(jù)選擇器的擴(kuò)展第81頁/共121頁82數(shù)據(jù)選擇器小結(jié)

數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號決定。數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→求Di→畫連線圖。第82頁/共121頁數(shù)據(jù)選擇器小結(jié)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息831、半加器一、半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位加法器第83頁/共121頁1、半加器一、半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相842、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。第84頁/共121頁2、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即85全加器的邏輯圖和邏輯符號第85頁/共121頁全加器的邏輯圖和邏輯符號第85頁/共121頁86

用與門和或門實(shí)現(xiàn)第86頁/共121頁用與門和或門實(shí)現(xiàn)第86頁/共121頁87

用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：第87頁/共121頁用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。88第88頁/共121頁第88頁/共121頁89實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器二、加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。第89頁/共121頁實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器二、902、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式第90頁/共121頁2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)91超前進(jìn)位發(fā)生器第91頁/共121頁超前進(jìn)位發(fā)生器第91頁/共121頁92加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器第92頁/共121頁加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器第92頁/共121頁93三、加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。第93頁/共121頁三、加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BC943、二-十進(jìn)制加法器修正條件第94頁/共121頁3、二-十進(jìn)制加法器修正條件第94頁/共121頁95加法器小結(jié)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。第95頁/共121頁加法器小結(jié)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯96數(shù)值比較器一、1位數(shù)值比較器二、4位數(shù)值比較器三、數(shù)值比較器的位數(shù)擴(kuò)展第96頁/共121頁數(shù)值比較器一、1位數(shù)值比較器二、4位數(shù)值比較器三97用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。一、1位數(shù)值比較器設(shè)A＞B時(shí)L1＝1；A＜B時(shí)L2＝1；A＝B時(shí)L3＝1。得1位數(shù)值比較器的真值表。第97頁/共121頁用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱98邏輯表達(dá)式邏輯圖第98頁/共121頁邏輯表達(dá)式邏輯圖第98頁/共121頁99二、4位數(shù)值比較器第99頁/共121頁二、4位數(shù)值比較器第99頁/共121頁100真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個(gè)低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個(gè)輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結(jié)果。第100頁/共121頁真值表中的輸入變量包括A3與B3、A2與B2、A1與B1、101邏輯圖第101頁/共121頁邏輯圖第101頁/共121頁102三、比較器的級聯(lián)集成數(shù)值比較器第102頁/共121頁三、比較器的級聯(lián)集成數(shù)值比較器第102頁/共121頁103串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、

A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。CMOS電路：各級的級聯(lián)輸入端A＇>B＇必須預(yù)先預(yù)置為0

，最低4位的級聯(lián)輸入端A＇<B＇和A＇=B＇必須預(yù)先預(yù)置為0、1。第103頁/共121頁串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、A＇<104并聯(lián)擴(kuò)展第104頁/共121頁并聯(lián)擴(kuò)展第104頁/共121頁105比較器小結(jié)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時(shí)需注意TTL電路與CMOS電路在連接方式上的區(qū)別。第105頁/共121頁比較器小結(jié)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二106用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。4.5用中規(guī)模集成電路設(shè)計(jì)組合電路第106頁/共121頁用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)107基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個(gè)地址變量。第107頁/共121頁基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變108求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：比較L和Y，得：3第108頁/共121頁求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選109畫連線圖44第109頁/共121頁畫連線圖44第109頁/共121頁110求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時(shí)L=1，故D1=C第110頁/共121頁求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，111求Di的方法（3）圖形法D0D1D3D2第111頁/共121頁求Di的方法（3）圖形法D0D1D3D2第111頁/共121112用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1第112頁/共121頁用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151113④畫連線圖第113頁/共121頁④畫連線圖第113頁/共121頁114譯碼器實(shí)現(xiàn)組合電路1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。第114頁/共121頁譯碼器實(shí)現(xiàn)組合電路1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②畫出用二進(jìn)1152、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼第115頁/共121頁2、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼第115頁/116十進(jìn)制碼余3碼第116頁/共121頁十進(jìn)制碼余3碼第116頁/共121頁117十進(jìn)制碼2421碼第117頁/共121頁十進(jìn)制碼2421碼第117頁/共121頁1183、數(shù)碼顯示電路的動態(tài)滅零第118頁/共121頁3、數(shù)碼顯示電路的動態(tài)滅零第118頁/共121頁1194.6組合電路中的競爭冒險(xiǎn)1、產(chǎn)生競爭冒險(xiǎn)的原因在組合電路中，當(dāng)輸入信號的狀態(tài)改變時(shí)，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯(cuò)誤的輸出，這種現(xiàn)象稱為競爭冒險(xiǎn)。產(chǎn)生競爭冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號第119頁/共121頁4.6組合電路中的競爭冒險(xiǎn)1、產(chǎn)生競爭冒險(xiǎn)的原因在組合1202、消除競爭冒險(xiǎn)的方法有圈相切，則有競爭冒險(xiǎn)增加冗余項(xiàng)，消除競爭冒險(xiǎn)第120頁/共121頁2、消除競爭冒險(xiǎn)的方法有圈相切，則有競爭冒險(xiǎn)增加冗余項(xiàng)，第1121感謝您的觀看。第121頁/共121頁感謝您的觀看。第121頁/共121頁122節(jié)組合邏輯電路節(jié)組合邏輯電路123學(xué)習(xí)要點(diǎn)：組合電路的分析方法和設(shè)計(jì)方法利用數(shù)據(jù)選擇器和可編程邏輯器件進(jìn)行邏輯設(shè)計(jì)的方法加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法第1頁/共121頁學(xué)習(xí)要點(diǎn)：第1頁/共121頁124組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）4.1概述第2頁/共121頁組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無1254.2組合邏輯電路的分析

所謂邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。分析過程一般按下列步驟進(jìn)行：①根據(jù)給定的邏輯電路，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。②根據(jù)輸出函數(shù)表達(dá)式列出真值表。③用文字概括出電路的邏輯功能。第3頁/共121頁4.2組合邏輯電路的分析所謂邏輯電路的分析126邏輯圖邏輯表達(dá)式11最簡與或表達(dá)式化簡22從輸入到輸出逐級寫出第4頁/共121頁邏輯圖邏輯表達(dá)式11最簡與或表達(dá)式化簡2127最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。4第5頁/共121頁最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)128邏輯圖邏輯表達(dá)式例4-1：最簡與或表達(dá)式第6頁/共121頁邏輯圖邏輯表達(dá)式例4-1：最簡與或表達(dá)式第6頁/共121頁129真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能第7頁/共121頁真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸130【例4-2】分析圖4-2所示組合邏輯電路的邏輯功能。解：根據(jù)給出的邏輯圖，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式：第8頁/共121頁【例4-2】分析圖4-2所示組合邏輯電路的邏輯131第9頁/共121頁第9頁/共121頁132表4-1例4-1真值表ABCF00000101001110010111011100010111

由真值表可以看出，在三個(gè)輸入變量中，只要有兩個(gè)或兩個(gè)以上的輸入變量為1，則輸出函數(shù)F為1，否則為0，它表示了一種“少數(shù)服從多數(shù)”的邏輯關(guān)系。因此可以將該電路概括為：三變量多數(shù)表決器。第10頁/共121頁表4-1例4-1真值表ABCF00133【例4-3】分析圖4-3(a)所示電路，指出該電路的邏輯功能。圖4-3例4-2電路(a)一位全加器；(b)一位全加器符號第11頁/共121頁【例4-3】分析圖4-3(a)所示電路，指出該電路的邏輯功能134解：①寫出函數(shù)表達(dá)式。②列真值表。AiBiCiCi+1Si0000010100111001011101110001011001101011表4-2例4-2真值表第12頁/共121頁解：②列真值表。AiBiCiCi+1135③分析功能。由真值表可見，當(dāng)三個(gè)輸入變量Ai、Bi、Ci中有一個(gè)為1或三個(gè)同時(shí)為1時(shí)，輸出Si=1，而當(dāng)三個(gè)變量中有兩個(gè)或兩個(gè)以上同時(shí)為1時(shí)，輸出Ci+1=1，它正好實(shí)現(xiàn)了Ai、Bi、Ci三個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算功能，這種電路稱為一位全加器。其中，Ai、Bi分別為兩個(gè)一位二進(jìn)制數(shù)相加的被加數(shù)、加數(shù)，Ci為低位向本位的進(jìn)位，Si為本位和，Ci+1是本位向高位的進(jìn)位。一位全加器的符號如圖4-3(b)所示。如果不考慮低位來的進(jìn)位，即Ci=0，則這樣的電路稱為半加器，其真值表和邏輯電路分別如表4-3和圖4-4所示。第13頁/共121頁③分析功能。第13頁/共121頁136表4-3半加器真值表Ai

BiCi+1Si0001101100010110圖4-4半加器第14頁/共121頁表4-3半加器真值表AiBiCi+1S1374.3組合邏輯電路的設(shè)計(jì)

工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，主要考慮的問題有以下幾個(gè)方面：①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路。②滿足速度要求，應(yīng)使級數(shù)盡量少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。第15頁/共121頁4.3組合邏輯電路的設(shè)計(jì)工程上的最佳設(shè)計(jì)，138

上述“最佳化”是從滿足工程實(shí)際需要提出的。顯然，“最小化”電路不一定是“最佳化”電路，必須從經(jīng)濟(jì)指標(biāo)和速度、功耗等多個(gè)指標(biāo)綜合考慮，才能設(shè)計(jì)出最佳電路。組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲器、可編程邏輯器件來實(shí)現(xiàn)。雖然采用中、大規(guī)模集成電路設(shè)計(jì)時(shí)，其最佳含義及設(shè)計(jì)方法都有所不同，但采用傳統(tǒng)的設(shè)計(jì)方法仍是數(shù)字電路設(shè)計(jì)的基礎(chǔ)。因此下面先介紹采用設(shè)計(jì)的實(shí)例。第16頁/共121頁上述“最佳化”是從滿足工程實(shí)際需要提出的。顯然139

組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：①邏輯抽象。將文字描述的邏輯命題轉(zhuǎn)換成真值表叫邏輯抽象，首先要分析邏輯命題，確定輸入、輸出變量；然后用二值邏輯的0、1兩種狀態(tài)分別對輸入、輸出變量進(jìn)行邏輯賦值，即確定0、1的具體含義；最后根據(jù)輸出與輸入之間的邏輯關(guān)系列出真值表。②選擇器件類型。根據(jù)命題的要求和器件的功能及其資源情況決定采用哪種器件。例如，當(dāng)選用MSI組合邏輯器件設(shè)計(jì)電路時(shí)，對于多輸出函數(shù)來說，通常選用譯碼器實(shí)現(xiàn)電路較方便，而對單輸出函數(shù)來說，則選用數(shù)據(jù)選擇器實(shí)現(xiàn)電路較方便。③根據(jù)真值表和選用邏輯器件的類型，寫出相應(yīng)的邏輯函數(shù)表達(dá)式。當(dāng)采用SSI集成門設(shè)計(jì)時(shí)，為了獲得最簡單的設(shè)計(jì)結(jié)果，應(yīng)將邏輯函數(shù)表達(dá)式化簡，并變換為與門電路相對應(yīng)的最簡式。④根據(jù)邏輯函數(shù)表達(dá)式及選用的邏輯器件畫出邏輯電路圖。第17頁/共121頁組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：第140真值表電路功能描述例4-4：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1第18頁/共121頁真值表電路功能描述例4-4：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯1412邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32已為最簡與或表達(dá)式4邏輯變換5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)第19頁/共121頁2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32142真值表電路功能描述例4-5：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達(dá)式第20頁/共121頁真值表電路功能描述例4-5：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路1433卡諾圖最簡與或表達(dá)式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC56第21頁/共121頁3卡諾圖最簡與或表達(dá)式化簡45邏輯變換6144【例4-6】設(shè)計(jì)一個(gè)一位全減器。①列真值表。全減器有三個(gè)輸入變量：被減數(shù)An、減數(shù)Bn、低位向本位的借位Cn；有兩個(gè)輸出變量：本位差Dn、本位向高位的借位Cn+1，其框圖如圖4-5(a)所示。表4-4全減器真值表AnBnCnCn+1

Dn0000010100111001011101110011111001000011第22頁/共121頁【例4-6】設(shè)計(jì)一個(gè)一位全減器。表4-4全145圖4-5全減器框圖及K圖

(a)框圖;(b)Cn+1；(c)Dn

第23頁/共121頁圖4-5全減器框圖及K圖第23頁/共121頁146②選器件。選用非門、異或門、與或非門三種器件。③寫邏輯函數(shù)式。首先畫出Cn+1和Dn的K圖如圖4-5(b)、(c)所示，然后根據(jù)選用的三種器件將Cn+1、Dn分別化簡為相應(yīng)的函數(shù)式。由于該電路有兩個(gè)輸出函數(shù)，因此化簡時(shí)應(yīng)從整體出發(fā)，盡量利用公共項(xiàng)使整個(gè)電路門數(shù)最少，而不是將每個(gè)輸出函數(shù)化為最簡當(dāng)用與或非門實(shí)現(xiàn)電路時(shí)，利用圈0方法求出相應(yīng)的與或非式為第24頁/共121頁②選器件。第24頁/共121頁147當(dāng)用異或門實(shí)現(xiàn)電路時(shí)，寫出相應(yīng)的函數(shù)式為其中為Dn和Cn+1的公共項(xiàng)。第25頁/共121頁當(dāng)用異或門實(shí)現(xiàn)電路時(shí)，寫出相應(yīng)的函數(shù)式為其中148④畫出邏輯電路。圖4–6全減器邏輯圖第26頁/共121頁④畫出邏輯電路。圖4149【例4-7】用門電路設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換為余3碼的變換電路。解：①分析題意，列真值表。該電路輸入為8421BCD碼，輸出為余3碼，因此它是一個(gè)四輸入、四輸出的碼制變換電路，其框圖如圖4-7(a)所示。根據(jù)兩種BCD碼的編碼關(guān)系，列出真值表，如表4-5所示。由于8421BCD碼不會出現(xiàn)1010~1111這六種狀態(tài)，因此把它視為無關(guān)項(xiàng)。第27頁/共121頁【例4-7】用門電路設(shè)計(jì)一個(gè)將8421BCD碼150②選擇器件，寫出輸出函數(shù)表達(dá)式。題目沒有具體指定用哪一種門電路，因此可以從門電路的數(shù)量、種類、速度等方面綜合折衷考慮，選擇最佳方案。該電路的化簡過程如圖4-7(b)所示，首先得出最簡與或式，然后進(jìn)行函數(shù)式變換。變換時(shí)一方面應(yīng)盡量利用公共項(xiàng)以減少門的數(shù)量，另一方面減少門的級數(shù)，以減少傳輸延遲時(shí)間，因而得到輸出函數(shù)式為第28頁/共121頁②選擇器件，寫出輸出函數(shù)表達(dá)式。第28151圖4–7例4-4框圖及K圖第29頁/共121頁圖4–7例4-4框圖及K圖第29頁/共121152③畫邏輯電路。該電路采用了三種門電路，速度較快，邏輯圖如圖4-8所示。表4–5例4-4真值表ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××第30頁/共121頁③畫邏輯電路。表4–5例4-4真值表A153圖4–88421BCD碼轉(zhuǎn)換為余3碼的電路第31頁/共121頁圖4–88421BCD碼轉(zhuǎn)換為余3碼的電路第3154編碼器譯碼器數(shù)據(jù)選擇器加法器數(shù)值比較器4.4常用MSI組合邏輯器件第32頁/共121頁編碼器譯碼器數(shù)據(jù)選擇器加法器數(shù)值比較器4.4常用MSI組155編碼器一、二進(jìn)制編碼器二、二-十進(jìn)制編碼器第33頁/共121頁編碼器一、二進(jìn)制編碼器二、二-十進(jìn)制編碼器第33頁/共1156實(shí)現(xiàn)編碼操作的電路稱為編碼器。一、二進(jìn)制編碼器1、3位二進(jìn)制編碼器輸入8個(gè)互斥的信號輸出3位二進(jìn)制代碼真值表第34頁/共121頁實(shí)現(xiàn)編碼操作的電路稱為編碼器。一、二進(jìn)制編碼器1、3位二進(jìn)157邏輯表達(dá)式邏輯圖第35頁/共121頁邏輯表達(dá)式邏輯圖第35頁/共121頁1582、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表第36頁/共121頁2、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級159邏輯表達(dá)式第37頁/共121頁邏輯表達(dá)式第37頁/共121頁160邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。第38頁/共121頁邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只1612、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS148第39頁/共121頁2、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。Y162集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第40頁/共121頁集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(163集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器第41頁/共121頁集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先164二、二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表第42頁/共121頁二、二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)165邏輯表達(dá)式邏輯圖第43頁/共121頁邏輯表達(dá)式邏輯圖第43頁/共121頁1662、8421BCD碼優(yōu)先編碼器真值表第44頁/共121頁2、8421BCD碼優(yōu)先編碼器真值表第44頁/共121頁167邏輯表達(dá)式第45頁/共121頁邏輯表達(dá)式第45頁/共121頁168邏輯圖第46頁/共121頁邏輯圖第46頁/共121頁1693、集成10線-4線優(yōu)先編碼器第47頁/共121頁3、集成10線-4線優(yōu)先編碼器第47頁/共121頁170編碼器小結(jié)

用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。第48頁/共121頁編碼器小結(jié)用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼171譯碼器一、二進(jìn)制譯碼器二、二-十進(jìn)制譯碼器三、顯示譯碼器第49頁/共121頁譯碼器一、二進(jìn)制譯碼器二、二-十進(jìn)制譯碼器三、172把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。一、二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。第50頁/共121頁把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電1731、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號第51頁/共121頁1、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥174邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列第52頁/共121頁邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列第52頁/共121頁1752、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。第53頁/共121頁2、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯176真值表輸入：自然二進(jìn)制碼輸出：低電平有效第54頁/共121頁真值表輸入：自然二進(jìn)制碼輸出：低電平有效第54頁/共121頁1773、74LS138的級聯(lián)第55頁/共121頁3、74LS138的級聯(lián)第55頁/共121頁178二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對應(yīng)的10個(gè)信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。二、二-十進(jìn)制譯碼器1、8421BCD碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。第56頁/共121頁二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD179真值表第57頁/共121頁真值表第57頁/共121頁180邏輯表達(dá)式邏輯圖第58頁/共121頁邏輯表達(dá)式邏輯圖第58頁/共121頁181將與門換成與非門，則輸出為反變量，即為低電平有效。第59頁/共121頁將與門換成與非門，則輸出為反變量，即為低電平有效。第59頁/182２、集成8421BCD碼譯碼器74LS42第60頁/共121頁２、集成8421BCD碼譯碼器74LS42第60頁/共12183三、顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。第61頁/共121頁三、顯示譯碼器1、數(shù)碼顯示器用來驅(qū)動各種顯示器件，從184第62頁/共121頁第62頁/共121頁185b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極第63頁/共121頁b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，1862、顯示譯碼器真值表僅適用于共陰極LED真值表第64頁/共121頁2、顯示譯碼器真值表僅適用于共陰極LED真值表第64頁/共1187a的卡諾圖第65頁/共121頁a的卡諾圖第65頁/共121頁188b的卡諾圖c的卡諾圖第66頁/共121頁b的卡諾圖c的卡諾圖第66頁/共121頁189d的卡諾圖e的卡諾圖第67頁/共121頁d的卡諾圖e的卡諾圖第67頁/共121頁190f的卡諾圖g的卡諾圖第68頁/共121頁f的卡諾圖g的卡諾圖第68頁/共121頁191邏輯表達(dá)式第69頁/共121頁邏輯表達(dá)式第69頁/共121頁192邏輯圖第70頁/共121頁邏輯圖第70頁/共121頁1932、集成顯示譯碼器74LS48引腳排列圖第71頁/共121頁2、集成顯示譯碼器74LS48引腳排列圖第71頁/共121頁194功能表第72頁/共121頁功能表第72頁/共121頁195輔助端功能第73頁/共121頁輔助端功能第73頁/共121頁196譯碼器小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用4線-16線譯碼器還可實(shí)現(xiàn)BCD碼到十進(jìn)制碼的變換。第74頁/共121頁譯碼器小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)197數(shù)據(jù)選擇器一、4選1數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器第75頁/共121頁數(shù)據(jù)選擇器一、4選1數(shù)據(jù)選擇器二、集成數(shù)據(jù)選擇器198一、4選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。第76頁/共121頁一、4選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地199邏輯圖第77頁/共121頁邏輯圖第77頁/共121頁200二、集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。第78頁/共121頁二、集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153201集成8選1數(shù)據(jù)選擇器74LS151第79頁/共121頁集成8選1數(shù)據(jù)選擇器