第2章PLD硬件特性與編程技術(shù)2課件

EDA技術(shù)與VHDL

第2章PLD硬件特性與編程技術(shù)

KX康芯科技EDA技術(shù)與VHDL第2章KX康芯科技12.1PLD概述

基本PLD器件的原理結(jié)構(gòu)圖

PLD：Programmable

LogicDevice可編程邏輯器件2.1PLD概述基本PLD器件的原理結(jié)構(gòu)圖PLD：2.1.1PLD的發(fā)展歷程熔絲編程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

CPLD器件

內(nèi)嵌復(fù)雜功能模塊的SoPC20世紀(jì)70年代

20世紀(jì)70年代末

20世紀(jì)80年代初

20世紀(jì)80年代中期

20世紀(jì)80年代末

進入20世紀(jì)90年代后

2.1.1PLD的發(fā)展歷程熔絲編程的PROM和PLA器2.1.2PLD的分類按集成度(PLD)分類

2.1.2PLD的分類按集成度(PLD)分類2.1.2PLD的分類

1．熔絲(Fuse)型器件。

2．反熔絲(Anti-fuse)型器件

。

3．EPROM型。（紫外線擦除電可編程邏輯器件）4．EEPROM型

。

5．SRAM型

。

6．Flash型

。

從編程工藝上劃分:2.1.2PLD的分類1．熔絲(Fuse)型器件。22.2低密度PLD可編程原理

2.2.1電路符號表示常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照

2.2低密度PLD可編程原理2.2.1電路符號表示2.2.1電路符號表示PLD的互補緩沖器PLD的互補輸入PLD中與陣列表示

PLD中或陣列的表示陣列線連接表示

2.2.1電路符號表示PLD的互補緩沖器2.2.2PROMPROM基本結(jié)構(gòu)

2.2.2PROMPROM基本結(jié)構(gòu)2.2.2PROMPROM中的地址譯碼器是完成PROM存儲陣列的行的選擇，其邏輯函數(shù)是：

2.2.2PROMPROM中的地址譯碼器是完成2.2.2PROM……...…2.2.2PROM……...…2.2.2PROMPROM的邏輯陣列結(jié)構(gòu)

2.2.2PROMPROM的邏輯陣列結(jié)構(gòu)2.2.2PROMPROM表達的PLD陣列圖

2.2.2PROMPROM表達的PLD陣列圖2.2.2PROM用PROM完成半加器邏輯陣列

2.2低密度PLD可編程原理

2.2.2PROM用PROM完成半加器邏輯陣列2.22.2.3PLAPLA邏輯陣列示意圖

2.2.3PLAPLA邏輯陣列示意圖2.2.3PLAPLA與PROM的比較

2.2.3PLAPLA與PROM的比較2.2.4PALPAL結(jié)構(gòu)PAL的常用表示

2.2.4PALPAL結(jié)構(gòu)2.2.5GALGAL即通用陣列邏輯器件，首次在PLD上采用了EEPROM工藝，使得GAL具有電可擦除重復(fù)編程的特點，徹底解決了熔絲型可編程器件的一次可編程問題。GAL在“與-或”陣列結(jié)構(gòu)上沿用了PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對PAL的輸出I/O結(jié)構(gòu)進行了較大的改進，在GAL的輸出部分增加了輸出邏輯宏單元OLMC(OutputMacroCell)。2.2.5GALGAL即通用陣列邏輯器件，1．邏輯陣列塊(LAB)2.3CPLD的結(jié)構(gòu)與可編程原理

分為五部分：邏輯陣列塊、可編程邏輯宏單元、擴展乘積項、可編程內(nèi)部連線、可編程I/OComplexProgrammableLogicDevice）1．邏輯陣列塊(LAB)2.3CPLD的結(jié)構(gòu)與可編程原2.3CPLD的結(jié)構(gòu)與可編程原理

MAX7000系列的單個宏單元結(jié)構(gòu)

2．宏單元2.3CPLD的結(jié)構(gòu)與可編程原理MAX7000系列的單2．宏單元全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使能

用乘積項實現(xiàn)一個陣列時鐘2.3CPLD的結(jié)構(gòu)與可編程原理邏輯陣列MAX7000系列中的宏單元乘積項選擇矩陣可編程寄存器

2．宏單元全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使3．?dāng)U展乘積項

圖2-20共享擴展乘積項結(jié)構(gòu)

2.3CPLD的結(jié)構(gòu)與可編程原理

3．?dāng)U展乘積項圖2-20共享擴展乘積項結(jié)構(gòu)2.34．可編程連線陣列(PIA)PIA信號布線到LAB的方式

2.3CPLD的結(jié)構(gòu)與可編程原理4．可編程連線陣列(PIA)PIA信號布線到LAB的方式5．I/O控制塊EPM7128S器件的I/O控制塊

5．I/O控制塊EPM7128S器件的I/O控制塊FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這三種可編程電路是：可編程邏輯塊(ConfigurableLogicBlock，CLB)、輸入/輸出模塊(I/OBlock，IOB)和互連資源(InterconnectResource，IR)。2.4.2FPGA器件的結(jié)構(gòu)與原理LAB陣列

FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)2.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元

2.4FPGA的結(jié)構(gòu)與工作原理

2.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元2.42.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元內(nèi)部結(jié)構(gòu)

2.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元內(nèi)部結(jié)構(gòu)2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE結(jié)構(gòu)圖

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE普通模式

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE動態(tài)算術(shù)模式

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLAB結(jié)構(gòu)

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB陣列

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB陣列2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB控制信號生成的邏輯圖

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB控制2.4.2Cyclone系列器件的結(jié)構(gòu)與原理快速進位選擇鏈

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理快速進位選LUT鏈和寄存器鏈的使用

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理2.4FPGA的結(jié)構(gòu)與工作原理

LUT鏈和寄存器鏈的使用2.4.2Cyclone系列器圖2-34LVDS連接

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理2.4FPGA的結(jié)構(gòu)與工作原理

圖2-34LVDS連接2.4.2Cyclone系列2.5硬件測試技術(shù)2.5.1內(nèi)部邏輯測試在ASIC設(shè)計中的掃描寄存器，是可測性設(shè)計的一種，原理是把ASIC中關(guān)鍵邏輯部分的普通寄存器用測試掃描寄存器來代替，在測試中可以動態(tài)地測試、分析設(shè)計其中寄存器所處的狀態(tài)，甚至對某個寄存器加以激勵信號，改變該寄存器的狀態(tài)。邊界掃描測試是一種可測試結(jié)構(gòu)技術(shù)，它采用集成電路的內(nèi)部外圍所謂的“電子引腳”（邊界）模擬傳統(tǒng)的在線測試的物理引腳，對器件內(nèi)部進行掃描測試2.5硬件測試技術(shù)2.5.1內(nèi)部邏輯測試2.5.2JTAG邊界掃描測試

引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。表2-1邊界掃描IO引腳功能

2.5硬件測試技術(shù)

2.5.2JTAG邊界掃描測試引腳描述功能T2.6FPGA/CPLD產(chǎn)品概述2.6.1Lattice公司CPLD器件系列2.6.2Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件系

3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM2.6FPGA/CPLD產(chǎn)品概述2.6.1Latt2.6FPGA/CPLD產(chǎn)品概述2.6.3Altera公司FPGA和CPLD器件系列1.StratixII系列FPGA2.ACEX系列FPGA3.MAX系列CPLD4.Cyclone系列FPGA低成本FPGA5.CycloneII系列FPGA6.MAXII系列器件

7.Altera宏功能塊及IP核

2.6FPGA/CPLD產(chǎn)品概述2.6.3Alte2.6FPGA/CPLD產(chǎn)品概述2.6.4Actel公司的FPGA器件2.6.5Altera公司的FPGA配置方式與配置器件2.6FPGA/CPLD產(chǎn)品概述2.6.4Acte2.7編程與配置表2-2各引腳信號名稱

基于電可擦除存儲單元的EEPROM或Flash技術(shù)。

基于SRAM查找表的編程單元。

基于反熔絲編程單元。

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND2.7編程與配置表2-2各引腳信號名稱基于電可擦2.7編程與配置2.7.1JTAG方式的在系統(tǒng)編程圖2-35CPLD編程下載連接圖

2.7編程與配置2.7.1JTAG方式的在系統(tǒng)編程2.7編程與配置2.7.2使用PC并行口配置FPGAAltera的FPGA有如下幾種常用編程配置方式：

1．配置器件模式，如用EPC器件進行配置。2．PS(PassiveSerial被動串行)模式。3．JTAG模式，用于配置SRAM的SOF文件，或JTAG間接對配置器件編程模式。4．AS（ActiveSerial），這個模式是針對EPCS系列配置器件而。2.7編程與配置2.7.2使用PC并行口配置FPG2.7編程與配置2.7.3FPGA配置器件圖2-36FPGA使用EPC配置器件的配置時序

2.7編程與配置2.7.3FPGA配置器件圖2-2.7編程與配置2.7.3FPGA配置器件圖2-37FPGA的配置電路原理圖（注，此圖來自Altera資料，中間一上拉線應(yīng)串1K電阻）

2.7編程與配置2.7.3FPGA配置器件圖22.7編程與配置2.7.3FPGA配置器件圖2-38EPCS器件配置FPGA的電路原理圖

2.7編程與配置2.7.3FPGA配置器件圖2-樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-22Thursday,December29,2022人生得意須盡歡，莫使金樽空對月。11:32:5911:32:5911:3212/29/202211:32:59AM安全象只弓，不拉它就松，要想保安全，常把弓弦繃。12月-2211:32:5911:32Dec-2229-Dec-22加強交通建設(shè)管理，確保工程建設(shè)質(zhì)量。11:32:5911:32:5911:32Thursday,December29,2022安全在于心細(xì)，事故出在麻痹。12月-2212月-2211:32:5911:32:59December29,2022踏實肯干，努力奮斗。2022年12月29日11:32上午12月-2212月-22追求至善憑技術(shù)開拓市場，憑管理增創(chuàng)效益，憑服務(wù)樹立形象。29十二月202211:32:59上午11:32:5912月-22嚴(yán)格把控質(zhì)量關(guān)，讓生產(chǎn)更加有保障。十二月2211:32上午12月-2211:32December29,2022作業(yè)標(biāo)準(zhǔn)記得牢，駕輕就熟除煩惱。2022/12/2911:32:5911:32:5929December2022好的事情馬上就會到來，一切都是最好的安排。11:32:59上午11:32上午11:32:5912月-22一馬當(dāng)先，全員舉績，梅開二度，業(yè)績保底。12月-2212月-2211:3211:32:5911:32:59Dec-22牢記安全之責(zé)，善謀安全之策，力務(wù)安全之實。2022/12/2911:32:59Thursday,December29,2022相信相信得力量。12月-222022/12/2911:32:5912月-22謝謝大家！樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-22樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-22Thursday,December29,2022人生得意須盡歡，莫使金樽空對月。11:32:5911:32:5911:3212/29/202211:32:59AM安全象只弓，不拉它就松，要想保安全，常把弓弦繃。12月-2211:32:5911:32Dec-2229-Dec-22加強交通建設(shè)管理，確保工程建設(shè)質(zhì)量。11:32:5911:32:5911:32Thursday,December29,2022安全在于心細(xì)，事故出在麻痹。12月-2212月-2211:32:5911:32:59December29,2022踏實肯干，努力奮斗。2022年12月29日11:32上午12月-2212月-22追求至善憑技術(shù)開拓市場，憑管理增創(chuàng)效益，憑服務(wù)樹立形象。29十二月202211:32:59上午11:32:5912月-22嚴(yán)格把控質(zhì)量關(guān)，讓生產(chǎn)更加有保障。十二月2211:32上午12月-2211:32December29,2022作業(yè)標(biāo)準(zhǔn)記得牢，駕輕就熟除煩惱。2022/12/2911:32:5911:32:5929December2022好的事情馬上就會到來，一切都是最好的安排。11:32:59上午11:32上午11:32:5912月-22一馬當(dāng)先，全員舉績，梅開二度，業(yè)績保底。12月-2212月-2211:3211:32:5911:32:59Dec-22牢記安全之責(zé)，善謀安全之策，力務(wù)安全之實。2022/12/2911:32:59Thursday,December29,2022相信相信得力量。12月-222022/12/2911:32:5912月-22謝謝大家！樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-22EDA技術(shù)與VHDL

第2章PLD硬件特性與編程技術(shù)

KX康芯科技EDA技術(shù)與VHDL第2章KX康芯科技492.1PLD概述

基本PLD器件的原理結(jié)構(gòu)圖

PLD：Programmable

LogicDevice可編程邏輯器件2.1PLD概述基本PLD器件的原理結(jié)構(gòu)圖PLD：2.1.1PLD的發(fā)展歷程熔絲編程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

CPLD器件

內(nèi)嵌復(fù)雜功能模塊的SoPC20世紀(jì)70年代

20世紀(jì)70年代末

20世紀(jì)80年代初

20世紀(jì)80年代中期

20世紀(jì)80年代末

進入20世紀(jì)90年代后

2.1.1PLD的發(fā)展歷程熔絲編程的PROM和PLA器2.1.2PLD的分類按集成度(PLD)分類

2.1.2PLD的分類按集成度(PLD)分類2.1.2PLD的分類

1．熔絲(Fuse)型器件。

2．反熔絲(Anti-fuse)型器件

。

3．EPROM型。（紫外線擦除電可編程邏輯器件）4．EEPROM型

。

5．SRAM型

。

6．Flash型

。

從編程工藝上劃分:2.1.2PLD的分類1．熔絲(Fuse)型器件。22.2低密度PLD可編程原理

2.2.1電路符號表示常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照

2.2低密度PLD可編程原理2.2.1電路符號表示2.2.1電路符號表示PLD的互補緩沖器PLD的互補輸入PLD中與陣列表示

PLD中或陣列的表示陣列線連接表示

2.2.1電路符號表示PLD的互補緩沖器2.2.2PROMPROM基本結(jié)構(gòu)

2.2.2PROMPROM基本結(jié)構(gòu)2.2.2PROMPROM中的地址譯碼器是完成PROM存儲陣列的行的選擇，其邏輯函數(shù)是：

2.2.2PROMPROM中的地址譯碼器是完成2.2.2PROM……...…2.2.2PROM……...…2.2.2PROMPROM的邏輯陣列結(jié)構(gòu)

2.2.2PROMPROM的邏輯陣列結(jié)構(gòu)2.2.2PROMPROM表達的PLD陣列圖

2.2.2PROMPROM表達的PLD陣列圖2.2.2PROM用PROM完成半加器邏輯陣列

2.2低密度PLD可編程原理

2.2.2PROM用PROM完成半加器邏輯陣列2.22.2.3PLAPLA邏輯陣列示意圖

2.2.3PLAPLA邏輯陣列示意圖2.2.3PLAPLA與PROM的比較

2.2.3PLAPLA與PROM的比較2.2.4PALPAL結(jié)構(gòu)PAL的常用表示

2.2.4PALPAL結(jié)構(gòu)2.2.5GALGAL即通用陣列邏輯器件，首次在PLD上采用了EEPROM工藝，使得GAL具有電可擦除重復(fù)編程的特點，徹底解決了熔絲型可編程器件的一次可編程問題。GAL在“與-或”陣列結(jié)構(gòu)上沿用了PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對PAL的輸出I/O結(jié)構(gòu)進行了較大的改進，在GAL的輸出部分增加了輸出邏輯宏單元OLMC(OutputMacroCell)。2.2.5GALGAL即通用陣列邏輯器件，1．邏輯陣列塊(LAB)2.3CPLD的結(jié)構(gòu)與可編程原理

分為五部分：邏輯陣列塊、可編程邏輯宏單元、擴展乘積項、可編程內(nèi)部連線、可編程I/OComplexProgrammableLogicDevice）1．邏輯陣列塊(LAB)2.3CPLD的結(jié)構(gòu)與可編程原2.3CPLD的結(jié)構(gòu)與可編程原理

MAX7000系列的單個宏單元結(jié)構(gòu)

2．宏單元2.3CPLD的結(jié)構(gòu)與可編程原理MAX7000系列的單2．宏單元全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使能

用乘積項實現(xiàn)一個陣列時鐘2.3CPLD的結(jié)構(gòu)與可編程原理邏輯陣列MAX7000系列中的宏單元乘積項選擇矩陣可編程寄存器

2．宏單元全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使3．?dāng)U展乘積項

圖2-20共享擴展乘積項結(jié)構(gòu)

2.3CPLD的結(jié)構(gòu)與可編程原理

3．?dāng)U展乘積項圖2-20共享擴展乘積項結(jié)構(gòu)2.34．可編程連線陣列(PIA)PIA信號布線到LAB的方式

2.3CPLD的結(jié)構(gòu)與可編程原理4．可編程連線陣列(PIA)PIA信號布線到LAB的方式5．I/O控制塊EPM7128S器件的I/O控制塊

5．I/O控制塊EPM7128S器件的I/O控制塊FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這三種可編程電路是：可編程邏輯塊(ConfigurableLogicBlock，CLB)、輸入/輸出模塊(I/OBlock，IOB)和互連資源(InterconnectResource，IR)。2.4.2FPGA器件的結(jié)構(gòu)與原理LAB陣列

FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)2.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元

2.4FPGA的結(jié)構(gòu)與工作原理

2.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元2.42.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元內(nèi)部結(jié)構(gòu)

2.4.1查找表邏輯結(jié)構(gòu)FPGA查找表單元內(nèi)部結(jié)構(gòu)2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE結(jié)構(gòu)圖

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE普通模式

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE動態(tài)算術(shù)模式

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理CycloneLAB結(jié)構(gòu)

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理Cyclo2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB陣列

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB陣列2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB控制信號生成的邏輯圖

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理LAB控制2.4.2Cyclone系列器件的結(jié)構(gòu)與原理快速進位選擇鏈

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理快速進位選LUT鏈和寄存器鏈的使用

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理2.4FPGA的結(jié)構(gòu)與工作原理

LUT鏈和寄存器鏈的使用2.4.2Cyclone系列器圖2-34LVDS連接

2.4.2Cyclone系列器件的結(jié)構(gòu)與原理2.4FPGA的結(jié)構(gòu)與工作原理

圖2-34LVDS連接2.4.2Cyclone系列2.5硬件測試技術(shù)2.5.1內(nèi)部邏輯測試在ASIC設(shè)計中的掃描寄存器，是可測性設(shè)計的一種，原理是把ASIC中關(guān)鍵邏輯部分的普通寄存器用測試掃描寄存器來代替，在測試中可以動態(tài)地測試、分析設(shè)計其中寄存器所處的狀態(tài)，甚至對某個寄存器加以激勵信號，改變該寄存器的狀態(tài)。邊界掃描測試是一種可測試結(jié)構(gòu)技術(shù)，它采用集成電路的內(nèi)部外圍所謂的“電子引腳”（邊界）模擬傳統(tǒng)的在線測試的物理引腳，對器件內(nèi)部進行掃描測試2.5硬件測試技術(shù)2.5.1內(nèi)部邏輯測試2.5.2JTAG邊界掃描測試

引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。表2-1邊界掃描IO引腳功能

2.5硬件測試技術(shù)

2.5.2JTAG邊界掃描測試引腳描述功能T2.6FPGA/CPLD產(chǎn)品概述2.6.1Lattice公司CPLD器件系列2.6.2Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件系

3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM2.6FPGA/CPLD產(chǎn)品概述2.6.1Latt2.6FPGA/CPLD產(chǎn)品概述2.6.3Altera公司FPGA和CPLD器件系列1.StratixII系列FPGA2.ACEX系列FPGA3.MAX系列CPLD4.Cyclone系列FPGA低成本FPGA5.CycloneII系列FPGA6.MAXII系列器件

7.Altera宏功能塊及IP核

2.6FPGA/CPLD產(chǎn)品概述2.6.3Alte2.6FPGA/CPLD產(chǎn)品概述2.6.4Actel公司的FPGA器件2.6.5Altera公司的FPGA配置方式與配置器件2.6FPGA/CPLD產(chǎn)品概述2.6.4Acte2.7編程與配置表2-2各引腳信號名稱

基于電可擦除存儲單元的EEPROM或Flash技術(shù)。

基于SRAM查找表的編程單元。

基于反熔絲編程單元。

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND2.7編程與配置表2-2各引腳信號名稱基于電可擦2.7編程與配置2.7.1JTAG方式的在系統(tǒng)編程圖2-35CPLD編程下載連接圖

2.7編程與配置2.7.1JTAG方式的在系統(tǒng)編程2.7編程與配置2.7.2使用PC并行口配置FPGAAltera的FPGA有如下幾種常用編程配置方式：

1．配置器件模式，如用EPC器件進行配置。2．PS(PassiveSerial被動串行)模式。3．JTAG模式，用于配置SRAM的SOF文件，或JTAG間接對配置器件編程模式。4．AS（ActiveSerial），這個模式是針對EPCS系列配置器件而。2.7編程與配置2.7.2使用PC并行口配置FPG2.7編程與配置2.7.3FPGA配置器件圖2-36FPGA使用EPC配置器件的配置時序

2.7編程與配置2.7.3FPGA配置器件圖2-2.7編程與配置2.7.3FPGA配置器件圖2-37FPGA的配置電路原理圖（注，此圖來自Altera資料，中間一上拉線應(yīng)串1K電阻）

2.7編程與配置2.7.3FPGA配置器件圖22.7編程與配置2.7.3FPGA配置器件圖2-38EPCS器件配置FPGA的電路原理圖

2.7編程與配置2.7.3FPGA配置器件圖2-樹立質(zhì)量法制觀念、提高全員質(zhì)量意識。12月-2212月-22Thursday,December29,2022人生得意須盡歡，莫使金樽空對月。11:32:5911:32:5911:3212/29/202211:32:59AM安全象只弓，不拉它就松，要想保安全，常把弓弦繃。12月-2211:32:5911:32Dec-2229-Dec-22加強交通建設(shè)管理，確保工程建設(shè)質(zhì)量。11:32:5911:32:5911:32Thursday,Decem