數(shù)字電路與邏輯設計第八章-大規(guī)模集成數(shù)字電路課件

學習目標：重點與難點：學習要求：本章介紹半導體存儲器及其應用，可編程邏輯器件PLD及其應用，MAX+PLUSⅡ應用。半導體存貯器的基本結構、工作原理及其應用。掌握半導體存貯器的基本結構及工作原理，理解ROM、RAM的應用，初步掌握CPLD/FPGA的基本設計思想和設計方法。學習目標：重點與難點：學習要求：本章介紹半目錄8.1概述8.2存儲器及其應用8.3可編程邏輯器件PLD8.4CPLD/FPGA開發(fā)環(huán)境MAX+PLUSⅡ應用簡介本章小結目錄8.1概述8.2存儲器及其應用8.3可編8.1概述8.1.1大規(guī)模集成電路的發(fā)展1962年最早在市場上出現(xiàn)一個邏輯門的小規(guī)模集成電路；1966年出現(xiàn)了含10~100個邏輯門的中規(guī)模集成電路；1967年4月，含1000多個晶體管的大規(guī)模集成電路問世；又過了十五年，集成電路提高了十余萬倍。集成電路一出現(xiàn)就顯示出了強大生命力，發(fā)展迅猛，五年時間就完成了小、中、大的發(fā)展過程，這與它有的高速和超高速、小型化、低成本、高可靠等諸多優(yōu)點是分不開的。8.1概述8.1.1大規(guī)模集成電路的發(fā)展1962年最8.1.2大規(guī)模集成電路的分類大規(guī)模集成電路專用性強、制造工藝復雜、研制費用高。很多電路雖然原則上都可大規(guī)模集成，但考慮經(jīng)濟效益，目前真正得到發(fā)展與應用的大體上有以下幾類。1.存儲器存儲器是計算機中用于存放二進制信息的部件，它是計算機的重要組成部分之一。半導體存儲器由大規(guī)模集成電路構成，每一片存儲芯片包含大量的存儲單元。每一個存儲單元有唯一的地址代碼加以區(qū)分，并能存儲一位或多位二進制信息。8.1.2大規(guī)模集成電路的分類大規(guī)模集成電路專用性強、制2.可編程邏輯器件一個邏輯系統(tǒng)可以由標準邏輯電路芯片組成，利用各種功能的集成芯片組合出需要的邏輯電路。用這種方法組成的邏輯系統(tǒng)，需要大量的邏輯芯片，設計工作繁瑣且設計周期長，難以最優(yōu)化設計?？删幊踢壿嬈骷某霈F(xiàn)，使設計觀念發(fā)生了改變，設計工作變得非常容易，因而得到了迅速發(fā)展和應用。專用的邏輯集成電路可分為：可編程邏輯器件PLD、門陣列邏輯電路GAL、現(xiàn)場可編程門陣列邏輯電路FPGA、標準單元邏輯電路SCL等。2.可編程邏輯器件一個邏輯系統(tǒng)可以由標準邏輯電路芯片組成3.微處理器1971年首先研制出了一個4位的微處理器，它實質(zhì)上是一個微型計算機。它將計算機中的運算器、控制器集成在一個芯片上，通常又稱為計算機的中央處理單元（CPU）。經(jīng)過近七年發(fā)展，相繼出現(xiàn)了8位機、16位機、32位機。一個既包括CPU，還包括一定容量的RAM、ROM，以及輸入輸出接口電路的單片計算機也得到了廣泛應用。3.微處理器1971年首先研制出了一個4位的微處理器，它4.其它大規(guī)模集成電路由于早期大規(guī)模集成電路研制費用很高，只是把大量商品中有的一些功能部件做成了大規(guī)模集成電路，如存儲器、微處理器等。后來在大規(guī)模集成技術得到一定發(fā)展的情況下，人們開始把大量生產(chǎn)的產(chǎn)品做成大規(guī)模集成電路，如計算器、手表、電子游戲機所用的大規(guī)模集成電路等。隨著集成工藝的日趨完善、成熟、生產(chǎn)成本的不斷降低，使得某些專用設備中的子系統(tǒng)也可大規(guī)模集成化，如數(shù)字控制調(diào)諧系統(tǒng)、通信及信號處理、頻率合成、運算處理、語音合成等都可用大規(guī)模集成電路。4.其它大規(guī)模集成電路由于早期大規(guī)模集成電路研制費用很高8.2存儲器及其應用存儲器的種類很多，從存取功能上可分為只讀存儲器——ROM（ReadOnlyMemory）和隨機存取的存儲器——RAM(RandomAccessMemory)兩大類。只讀存儲器ROM存儲的數(shù)據(jù)是固定的，在正常工作時只能從中讀取數(shù)據(jù)，不能對數(shù)據(jù)進行刪除或修改。它的特點是電路結構簡單，停電后數(shù)據(jù)不會丟失。但ROM只適合用于內(nèi)容固定不變的場合，如用于存放常數(shù)、系統(tǒng)程序、字庫等。8.2存儲器及其應用存儲器的種類很多，從存取功能上可分為只讀ROM通常又可分為三大類：隨機存儲器RAM與ROM不同，在電路中正常工作是可以隨時讀出數(shù)據(jù)，也可以隨時改寫數(shù)據(jù)，但停電后數(shù)據(jù)丟失。因此RAM的特點是使用靈活方便，但數(shù)據(jù)易丟失。它適用于需要對數(shù)據(jù)隨時更新的場合，如用于存放計算機中的原始數(shù)據(jù)、中間結果、用戶程序等。掩膜ROM（MaskROM，MROM）可編程ROM（ProgrammableROM，PROM）可擦除的可編程ROM（ErasableProgrammableROM，EPROM）ROM通常又可分為三大類：隨機存儲器RAM與ROM不同，在電存儲器中所存儲二進制信息的總位數(shù)稱為存儲器的存儲容量。一個具有n根地址輸入線（2n根字線）和b根輸出線（b根位線）的ROM，其存儲容量為：存儲容量＝字線數(shù)×位線數(shù)＝2n×b（位）存儲器中所存儲二進制信息的總位數(shù)稱為存儲器的存儲容量。一個具2．ROM的工作原理如圖是一個簡單的ROM電路，其地址譯碼器部分由4個與門組成，存儲體部分由4個或門組成。2個輸入地址碼A1A0，經(jīng)譯碼器譯碼后產(chǎn)生4個存儲單元的字線W0、W1、W2、W3，地址譯碼器所接的4個或門，構成4位輸出數(shù)據(jù)D3D2D1D0。2．ROM的工作原理如圖是一個簡單的ROM電路，其地址譯碼器8.2.1固定只讀存儲器ROM1．ROM的結構由地址譯碼器和存儲體兩部分組成。例如，若要把1單元存儲的b位二進制數(shù)據(jù)讀取出來，則只需要令地址碼An-1An-2….A2A1A0=00…001即可，因這時地址譯碼器輸出的地址是W1=1，選中的是1單元。8.2.1固定只讀存儲器ROM1．ROM的結構由地址譯由圖求出下列函數(shù)表達式：由圖求出下列函數(shù)表達式：由表達式可求出：可以看出，對于給定的地址，相應一條字線輸出高電平，與該字線有二極管相連接的或門輸出為1，未連接的或門輸出為0。地址A1

A0字線W0

W1

W2

W3內(nèi)容D3

D2

D1

D00001101110000100001000011011010111000111由表達式可求出：可以看出，對于給定的地址，相應一條字線輸出高3．PROMPROM的結構與掩模ROM一樣，但是在出廠時存儲矩陣的每個交叉點上均有管子連接，即每個存儲單元都存入了1。編程時，用戶可以根據(jù)自己的需要，編好代碼，在指定的位置上將1改寫成0即可，所以PROM需要在輸入/輸出控制電路中加入寫入電路。如圖是一種常見的雙極型熔絲結構的PROM單元電路。熔絲燒斷后不能再恢復，某一單元改寫為0后，就不能再改寫為1了，是一種不可重寫的ROM。3．PROMPROM的結構與掩模ROM一樣，但是在出廠時存儲4．EPROM和OTPROM

由于普通的PROM的內(nèi)容在寫入后不能更改，所以如果在編程（寫入）過程中出錯，或者經(jīng)過實踐后需要對其中內(nèi)容作修改，那就只能用一片新的PROM再編程。為解決這一問題，經(jīng)常使用EPROM。EPROM可以多次擦除重寫。按擦除方式不同，EPROM又可以分為兩種：紫外線擦除的UVEPROM和電擦除的EEPROM（E2PROM）。4．EPROM和OTPROM由于普通的PROM的內(nèi)容在寫入EPROM的結構與PROM相同，只是基本存儲單元使用了不同的器件。它采用的是疊柵注入MOS管（簡稱SIMOS管），它比普通的MOS管多了一個浮置柵。當浮置柵不帶電荷時，它的開啟電荷與普通的MOS管一樣；當浮置柵帶負電荷時，由于負電荷的影響，正常的開啟電壓無法在襯底表面形成溝道，不能使SIMOS管導通。SIMOS管EPROM存儲單元SIMOS管結構示意圖及其符號EPROM的結構與PROM相同，只是基本存儲單元使用了不同的出廠時，所有的SIMOS管的浮置柵均不帶電荷，故從數(shù)據(jù)線Dm上讀出的數(shù)據(jù)全為1。編程即是寫0操作，當通過高壓脈沖使SIMOS管的導電溝道內(nèi)產(chǎn)生高速電子，穿越SiO2薄層注入到浮置柵上，從而形成注入負電荷。讀出時由于正常高電平無法使SIMOS管導通，故讀出數(shù)據(jù)為0。由于浮置柵被SiO2包圍，注入電荷很難泄露掉，故數(shù)據(jù)可以長期保存，斷電后不會丟失。SIMOS管EPROM存儲單元SIMOS管結構示意圖及其符號出廠時，所有的SIMOS管的浮置柵均不帶電荷，故從數(shù)據(jù)線Dm擦除時，通過芯片表面有透明石英玻璃板，用紫外線照射SIMOS管，將在SiO2層產(chǎn)生臨時釋放通道，使注入的電荷放電，數(shù)據(jù)恢復全為1。目前，常用的EPROM有2716（2K×8位）、2732（4K×8位）、2764（8K×8位）、27128（16K×8位）、27256（32K×8位）等。如圖為27256的引腳排列圖EPROM芯片27256的引腳排列圖擦除時，通過芯片表面有透明石英玻璃板，用紫外線照射SIMOS在正常使用過程中，VCC＝＋5V，VPP接＋5V。在進行編程時，VPP接編程電平＋25V。

為輸出使能端，用來決定是否將ROM的輸出送到總線上去，當=0時，輸出可以使能；當=1時，輸出被禁止，ROM輸出端為高阻態(tài)。OEOEOE

為片選端，用來決定ROM是否工作，當=0時，ROM工作，當=1時，ROM停止工作，且輸出為高阻態(tài)（不論為何值）。OECSCSCSOECSCS可見ROM輸出能否被使能，同時取決于和的狀態(tài)，只有當和均為0時，ROM輸出使能，否則將被禁止，輸出端為高阻態(tài)。OEOTPROM（onetimePROM）是指為降低造價而生產(chǎn)的沒有石英玻璃窗口的EPROM，用戶只能進行一次性寫入的只讀存貯器。常用于電子玩具、電子記事本等需要大批量生產(chǎn)的場合。在正常使用過程中，VCC＝＋5V，VPP接＋5V。在進行編程5．閃存（flashmemory）閃存（即通常說的優(yōu)盤）也與EPROM一樣，都是電可改寫的不揮發(fā)性存貯器，消除可以使整個芯片或者以塊為單位消除，這是特征。寫入機制是利用熱電注入的方式，而消去利用隧道的現(xiàn)象。常用于數(shù)碼相機、數(shù)字式錄音機或電子計事本中，其體積只有郵票的大小。所謂flash就是指數(shù)據(jù)可以輕松的一起擦除。5．閃存（flashmemory）閃存（即通常說的優(yōu)盤）也存貯單元與EPROM一樣，也是只有一個晶體管構成，故便于提高速度和集成度。此寫入數(shù)據(jù)時，也像EPROM那樣，在柵極、漏極間加高電壓脈沖，把源極接地，熱電子注入浮置柵中。擦除數(shù)據(jù)時，源極接高電壓，柵極接地，漏極開路。利用隧道效應，從浮柵把電子引出。因此，其柵氧化層比EPROM的薄，當設定IC制造的條件或工作電壓時，應當注意這一點。閃存具有較大的容量、價格低的優(yōu)勢，而且體積小巧，可以原樣裝在電路板上，具有既可寫入也能擦除數(shù)據(jù)的特性。因此，近年來EPROM有被閃存取代的趨勢。目前，單片閃存容量達到了512Mb，是一種巨大商業(yè)價值的存貯芯片技術存貯單元與EPROM一樣，也是只有一個晶體管構成，故便于提高8.2.2ROM的應用1．用ROM實現(xiàn)組合邏輯函數(shù)ROM中的地址譯碼器產(chǎn)生了輸入變量的全部最小項，即實現(xiàn)了對輸入變量的與運算；ROM中的存儲體實現(xiàn)了有關最小項的或運算。因此，ROM實際上是由與門陣列和或門陣列構成的組合邏輯電路。工程上，為了ROM的設計方便，常陣列圖表示。與門陣列的小圓點“·”表示各邏輯變量之間的與運算，或門陣列的小圓點“·”表示各最小項之間的或運算。8.2.2ROM的應用1．用ROM實現(xiàn)組合邏輯函數(shù)RO用ROM實現(xiàn)邏輯函數(shù)的步驟：（1）列出函數(shù)的真值表或寫出函數(shù)的最小項表達式。（2）選擇合適的ROM，畫出函數(shù)的陣列圖。例如，用ROM實現(xiàn)下列函數(shù)：按A、B、C、D排列變量，并將Y1、Y2擴展成為4變量的邏輯函數(shù)，寫出各函數(shù)的最小項表達式：用ROM實現(xiàn)邏輯函數(shù)的步驟：（1）列出函數(shù)的真值表或寫出函數(shù)用ROM來實現(xiàn)這4個函數(shù)時，只要將4個變量ABCD作為ROM的地址輸入，而將4個函數(shù)Y1、Y2、Y3、Y4作為ROM中存儲單元存放的代碼。顯然，該ROM的容量為16×4位，即存儲16個字，每字4位。由函數(shù)的最小項表達式可畫出ROM的陣列圖與門陣列的連接是固定的或門陣列是可編程的注：用ROM來實現(xiàn)這4個函數(shù)時，只要將4個變量ABCD作為ROM2．用ROM作函數(shù)運算表電路設x的取值范圍為0～15的正整數(shù)，可用B＝B3B2B1B0表示。根據(jù)y＝x2可算出y的最大值是152＝225，可以用8位二進制數(shù)Y＝Y7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出Y＝B2即y＝x2的真值表。輸入輸出注B3

B2

B1

B0Y7

Y6

Y5

Y4

Y3

Y2

Y1

Y0十進制數(shù)00000001001000110100010101100111100010011010101111001101111011110000000000000001000001000000100100010000000110010010010000110001010000000101000101100100011110011001000010101001110001001110000101491625364964811001211441691962252．用ROM作函數(shù)運算表電路設x的取值范圍為0～15的正整數(shù)由真值表寫出各函數(shù)的最小項表達式：由真值表寫出各函數(shù)的最小項表達式：選用16×8位ROM，陣列圖如下：選用16×8位ROM，陣列圖如下：3．用ROM作字符發(fā)生器電路字符發(fā)生器也是利用ROM實現(xiàn)代碼轉換的一種組合電路，常用于各種顯示設備中。被顯示的字符以像點的形式存儲在ROM中，每個字符由7×5（或7×9）點陣組成。如圖為顯示字符Z的ROM連線圖。數(shù)據(jù)經(jīng)輸出緩沖器接至光柵矩陣。當?shù)刂反aA2A1A0選中某行時，該行的內(nèi)容即以光點的形式反映在光柵矩陣上。單元內(nèi)容為1，相應于光柵上就出現(xiàn)亮點。若地址周期循環(huán)變化，各行的內(nèi)容相繼反映在光柵上，顯示出所存儲的字符。3．用ROM作字符發(fā)生器電路字符發(fā)生器也是利用ROM實現(xiàn)代碼同樣，對各種復雜的電壓波形，如三腳波、正弦波、梯形波等，如果把它們在一個周期內(nèi)的多個采樣幅值量化存入存儲器，在需要時將這些數(shù)據(jù)依次循環(huán)取出，經(jīng)數(shù)-模轉換后輸出，這樣就可以得到各種信號的電壓波形。因而用存儲器可以實現(xiàn)波形發(fā)生器。通過改變掃描周期，還可以改變輸出波形的頻率。同樣，對各種復雜的電壓波形，如三腳波、正弦波、梯形波等，如果4．ROM容量擴展（1）位擴展（字長的擴展）現(xiàn)有型號的EPROM，輸出多為8位，若要擴展為16位，只需將兩個8位輸出芯片的地址線和控制線都分別并聯(lián)起來，而輸出一個作為高8位，另一個作為低8位即可。4．ROM容量擴展（1）位擴展（字長的擴展）現(xiàn)有型號的EPR（2）字擴展（字數(shù)擴展，即地址碼擴展）把各個芯片的輸出數(shù)據(jù)線和輸入地址線都對應地并聯(lián)起來，而用高位地址的譯碼輸出作為各芯片的片選信號，即可組成總容量等于各芯片容量之和的存儲體。CS（2）字擴展（字數(shù)擴展，即地址碼擴展）把各個芯片的輸出數(shù)據(jù)線圖中地址碼A0～A14接到各個芯片的地址輸入端，高位地址A15、A16作為2線-4線譯碼器74LS139的輸入信號，經(jīng)譯碼后產(chǎn)生的4個輸出信號Y0~Y3分別接到4個芯片的端，對它們進行片選。CS圖中地址碼A0～A14接到各個芯片的地址輸入端，高位地址A1片選情況及相應芯片的地址區(qū)間輸入A16

A15輸出Y0

Y1

Y2

Y3選中芯片芯片地址區(qū)間000110110111101111011110123400A14A13…A001A14A13…A010A14A13…A011A14A13…A0片選情況及相應芯片的地址區(qū)間輸入輸出選8.2.3隨機存取存儲器RAM隨機存取存儲器RAM又稱讀/寫存儲器，主要用來存放各種現(xiàn)場的輸入、輸出數(shù)據(jù)，中間結果以及與外存交換信息等。與ROM類似，它由地址譯碼器、存儲矩陣和讀/寫控制電路組成。與ROM不同，其地址譯碼器采用了不同的譯碼方式。此外，由于RAM可隨時讀/寫，其輸入/輸出電路也與ROM不同。8.2.3隨機存取存儲器RAM隨機存取存儲器RAM又稱讀各存儲單元排列成矩陣，地址線被分成兩組：行地址和列地址，并用兩個譯碼器對行、列地址分別譯碼，稱雙譯碼方式。行譯碼器的輸出稱為行線（Xi），選中一行存儲單元；列譯碼器的輸出稱為列線（Yj），選中一列存儲單元。只有同時被行線和列線選中的交叉點上的存儲單元才能與讀/寫控制電路接通，進行讀/寫操作。各存儲單元排列成矩陣，地址線被分成兩組：行地址和列地址，并用隨機存取存儲器RAM根據(jù)存儲單元的電路結構和工作原理不同，分成靜態(tài)RAM和動態(tài)RAM兩種：（1）靜態(tài)RAM（SRAM）存儲單元。靜態(tài)RAM存儲單元由靜態(tài)MOS電路或雙極型（TTL、ECL）電路組成，MOS型RAM存儲容量大，功率低，而雙極型RAM存取速度快。（2）動態(tài)RAM（DRAM）存儲單元。是利用MOS電容存儲信息，考慮電容器上的電荷將不可避免地因漏電等因素而損失，為保護原存儲信息不變，不間斷地對存儲信息的電容定時地進行充電（刷新）。動態(tài)RAM只有在讀寫操作時才消耗功率，因此功耗極低，非常適宜制成超大規(guī)模集成電路。隨機存取存儲器RAM根據(jù)存儲單元的電路結構和工作原理不同，分8.2.4RAM的應用1．RAM與微型計算機系統(tǒng)的連接RAM引腳可分為地址線、數(shù)據(jù)線和讀/寫控制線。而微型計算機系統(tǒng)通常也可將其系統(tǒng)總線分為地址總線、數(shù)據(jù)總線和控制總線。連接時，將RAM的地址線與微機系統(tǒng)的地址總線相連，RAM的數(shù)據(jù)線與系統(tǒng)數(shù)據(jù)總線相連，RAM的讀/寫控制線與系統(tǒng)控制總線中有關讀/寫的控制線相連。8.2.4RAM的應用1．RAM與微型計算機系統(tǒng)的連接2．RAM的擴展若RAM的位數(shù)剛好與計算機的數(shù)據(jù)總線位數(shù)相同，只是存儲單元數(shù)目不夠用，這樣就需要用若干片RAM來增加字數(shù)——字擴展。如果RAM的位數(shù)與計算機總線位數(shù)不匹配，為了使計算機每次讀寫能夠取得相應數(shù)量的數(shù)據(jù)位，同樣需要若干片RAM來擴展每次存取的位數(shù)——位擴展。（1）字擴展只要將如圖譯碼器中另一個輸出端接到用于擴展的存儲器芯片的端即實現(xiàn)了存儲器的字擴展。CS2．RAM的擴展若RAM的位數(shù)剛好與計算機的數(shù)據(jù)總線位數(shù)相同用4片6116芯片擴展成8K×8位RAM的連接示意圖用4片6116芯片擴展成8K×8位RAM的連接示意圖（2）位擴展位擴展的目的是用多片存儲器一起工作，使一次讀/寫操作的數(shù)據(jù)位數(shù)增多。所以進行位擴展的各片存儲器應當在同一地址代碼的控制下，同時選中各片中相同位置的存儲單元，將它們的數(shù)據(jù)并行輸入或輸出。各片存儲器的片選端、地址線、讀/寫控制線均應分別接在一起，只要將各片存儲器的數(shù)據(jù)線分別接到系統(tǒng)數(shù)據(jù)總線的不同位置上，即可實現(xiàn)位擴展。（2）位擴展位擴展的目的是用多片存儲器一起工作，使一次讀/寫8.3.1PLD的基本結構PLD的基本結構主體是由與門和或門構成的與陣列和或陣列。與陣列的輸入端都設置有輸入緩沖電路。PLD可以由或門陣列直接輸出（組合方式），也可以通過寄存器輸出（時序方式）。8.3可編程邏輯器件PLD8.3.1PLD的基本結構PLD的基本結構主體是由與門和或為方便起見常用簡化畫法。交叉點上畫小圓點“·”者表示連上了且為硬連接，不能通過編程改變；交叉點上畫叉“×”者表示編程連接，可以通過編程將其斷開；既無小圓點也無叉者表示斷開。因為任何組合邏輯函數(shù)均可變?yōu)榕c或表達式，可用由與門和或門構成的二級電路實現(xiàn)，任何時序電路都是由組合電路和觸發(fā)器構成的，所以，利用PLD可以構成任何組合電路和時序電路。為方便起見常用簡化畫法。交叉點上畫小圓點“·”者表示連上了且8.3.2PLD的分類PLD內(nèi)部通常只有一部分或某些部分是可編程的，根據(jù)它們的可編程情況，可把PLD分成4類：分類與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)可編程只讀存儲器（PROM）可編程邏輯陣列（ProgrammableLogicArray，簡稱PLA）可編程陣列邏輯（ProgrammableArrayLogic，簡稱PAL）通用陣列邏輯（GenericArrayLogic，簡稱GAL）8.3.2PLD的分類PLD內(nèi)部通常只有一部分或某些部分PROM的或陣列是可編程的，而與陣列是固定的，其陣列結構如圖所示。用PROM只能實現(xiàn)函數(shù)的標準與或式，不管所要實現(xiàn)的函數(shù)真正需要多少最小項，其與陣列必須產(chǎn)生全部n個變量的2n個最小項，故利用率很低。所以，PROM除了用來制作函數(shù)表電路和顯示譯碼電路外，一般只作存儲器用，ASIC很少使用。PROM的或陣列是可編程的，而與陣列是固定的，其陣列結構如圖PLA的與陣列和或陣列都是可編程的，其陣列結構如圖所示。PLA可以實現(xiàn)函數(shù)的最簡與或式，利用率比PROM高得多。但由于缺少高質(zhì)量的支持軟件和編程工具，價格較貴，門的利用率也不夠高，使用仍不廣泛。PLA的與陣列和或陣列都是可編程的，其陣列結構如圖所示。PLPAL的或陣列固定，與陣列可編程。PAL速度高、價格低，其輸出電路結構有好幾種形式，可以借助編程器進行現(xiàn)場編程，但其輸出方式固定而不能重新組態(tài)，編程是一次性的，因此它的使用仍有較大的局限性。GAL的陣列結構與PAL相同，但其輸出電路采用了邏輯宏單元結構，用戶可根據(jù)需要對輸出方式自行組態(tài)，因此功能更強，使用更靈活，應用更廣泛。在4類PLD中，PROM和PLA屬于組合邏輯電路，PAL既有組合電路又有時序電路，GAL則為時序電路。當然也可用GAL實現(xiàn)組合函數(shù)。PAL的或陣列固定，與陣列可編程。PAL速度高、價格低，其輸8.3.3PLA應用用PROM實現(xiàn)邏輯函數(shù)是基于公式Y=Σmi，因為任何一個邏輯函數(shù)都可以化簡為最簡與或表達式Y=ΣPi，所以在用與陣列和或陣列實現(xiàn)邏輯函數(shù)時，與陣列并不需要產(chǎn)生全部最小項，與陣列可進行簡化，從而或陣列也可簡化——PLA的基本設計思想。例如，用PLA實現(xiàn)下列函數(shù)：8.3.3PLA應用用PROM實現(xiàn)邏輯函數(shù)是基于公式Y=因為各個函數(shù)都是最簡與或式，由此可畫出PLA的陣列圖，如圖所示。因為各個函數(shù)都是最簡與或式，由此可畫出PLA的陣列圖，如圖所8.3.4PLD設計過程簡介在用PLD器件實現(xiàn)數(shù)字系統(tǒng)時，首先要選擇合適的器件與開發(fā)系統(tǒng)，并對目標系統(tǒng)進行模塊劃分及模塊設計，這一過程根據(jù)所設計的對象不同，方法及步驟各異，對PLD器件的設計一般要經(jīng)過設計輸入、設計實現(xiàn)和器件編程三個步驟。在這三個步驟中穿插功能仿真、時序仿真及測試三個設計驗證過程。8.3.4PLD設計過程簡介在用PLD器件實現(xiàn)數(shù)字系統(tǒng)時設計輸入是設計者對器件進行功能描述的過程。描述方法最常用的有兩種，電路圖和硬件描述語言。用電路圖描述器件功能時設計軟件需提供必要的元件庫或邏輯宏單元。硬件描述語言則有很多種：ABEL-HDL、CUPL和MINC-HDL支持布爾代數(shù)方程、真值表、狀態(tài)機等邏輯表達方式，適合進行邏輯功能描述；VHDL和Verilog為行為描述語言，具有很強的邏輯描述和仿真功能，是硬件設計語言的主流。硬件描述語言更適合描述邏輯功能。電路圖和硬件描述語言結合使用會使設計輸入更為簡捷方便。在設計輸入過程中可以對各模塊進行功能仿真，以驗證各模塊邏輯的正確性。（1）設計輸入設計輸入是設計者對器件進行功能描述的過程。描述方法最常用的有（2）設計實現(xiàn)設計實現(xiàn)的過程是根據(jù)設計輸入的文件，經(jīng)過編譯、器件適配等操作得到熔絲圖文件的過程。通常設計實現(xiàn)都是由設計軟件自動完成的。設計者可以通過設置一些控制參數(shù)來控制設計實現(xiàn)過程。設計實現(xiàn)一般要經(jīng)過優(yōu)化（邏輯化簡）、合并（多模塊文件合并）、映射（與器件適配）、布局、布線等過程直至生成熔絲圖文件，即JEDEC文件（簡稱JED文件）。在設計實現(xiàn)過程中可以進行對器件的延時仿真，以估算系統(tǒng)時延是否滿足設計要求。（2）設計實現(xiàn)設計實現(xiàn)的過程是根據(jù)設計輸入的文件，經(jīng)過編譯、（3）器件編程器件編程即是將JED文件下載到器件的過程。由于器件編程需要滿足一定的條件如編程電壓、編程時序及編程算法等，因此，對不具備在系統(tǒng)編程能力的器件要使用專門的編程器。而對ISP和FPGA器件編程時，則不需要使用編程器。在對器件編程后還要對器件進行測試，測試過程如果出現(xiàn)問題還要重新修改設計，并重復上述過程，直至器件測試完全通過。（3）器件編程器件編程即是將JED文件下載到器件的過程。由于MAX+PLUSⅡ是開發(fā)Altera公司系列FPGA/CPLD產(chǎn)品的軟件工具，支持FLEX10KE，F(xiàn)LEX10K，F(xiàn)LEX8000，F(xiàn)LEX6000，ACEX1K，MAX9000，MAX7000，MAX5000，MAX3000和Classic可編程邏輯器件系列。8.4CPLD/FPGA開發(fā)環(huán)境MAX+PLUSⅡ應用簡介利用MAX+PLUSⅡ提供的設計環(huán)境和設計工具，可以高效靈活的設計各種數(shù)字電路。MAX+PLUSⅡ具有開放的界面，能與其他工業(yè)標準的EDA設計輸入、綜合及校驗相聯(lián)接。MAX+PLUSⅡ是開發(fā)Altera公司系列FPGA/CP使用MAX+PLUSⅡ，設計者無需精通器件內(nèi)部的復雜結構，只需運用自己熟悉的輸入方式進行設計，通過MAX+PLUSⅡ把這些設計轉換成最終結構所需的格式。由于有關結構的詳細知識已裝入開發(fā)工具，設計者不需手工優(yōu)化自己的設計，因此設計速度非常快。MAX+PLUSⅡ和QuartusⅡ都是Altera公司為開發(fā)FPGA/CPLD產(chǎn)品的軟件工具，它們的基本功能相似，只是操作界面稍有區(qū)別，QuartusⅡ增加了一些新的功能，QuartusⅡ和MAX+PLUSⅡ的操作界面可以相互轉化。使用MAX+PLUSⅡ，設計者無需精通器件內(nèi)部的復雜結構，如圖所示，點擊Tool/Customize選項，出現(xiàn)如下的對話框。根據(jù)需要，選擇是否使用MAX+PLUSⅡ界面。選好后，單擊Apply，重新啟動該程序就進入了所需要的操作界面。如圖所示，點擊Tool/Customize選項，出現(xiàn)如下的對8.4.1MAX+PLUSII安裝(MultipleArrayMatrixandProgrammableLogicUseSystem)Max+PlusⅡ7.0、Max+PlusⅡ9.2、Max+PlusⅡ9.23、Max+PlusⅡ9.3、Max+PlusⅡ9.5、Max+PlusⅡ10.0、…包括Baseline版、Full版，Windows版、Unix版，單機版、網(wǎng)絡版，等等。1．MaxPlusⅡ版本2．MAX+PLUSⅡ安裝安裝基本過程同其它Windows應用軟件安裝。8.4.1MAX+PLUSII安裝(Multiple①License（軟件使用授權碼）的設置在安裝完基本MAX+PLUSⅡ后，將隨安裝軟件一起的License.dat文件拷貝到硬盤某一目錄下（否則MAX+PLUSⅡ的大部分功能不能使用），啟動MAX+PLUSⅡ，選擇Options/LicenseSetup項。

在LicenseFileorServerName欄輸入License的正確路徑和文件名，或通過Browse找到License.dat，單擊OK按鍵確定。①License（軟件使用授權碼）的設置在安裝完基本M②編程、下載設備的設置MaxPlusⅡ可支持多種編程、下載方式和設備：MasterBlaster、ByteBlaster、BitBlaster、Lp6+PL-MPU。我們將使用的是：支持并口的ByteBlaster下載電纜。首先選擇MAX+PLUSⅡ|Programmer，再選擇Options|HardwareSetup，在HardwareSetup對話框中，選擇HardwareType為：ByteBlaster，選擇ParallelPort為ByteBlaster下載電纜所連接的并口，如：LPT1：（0x378）。②編程、下載設備的設置MaxPlusⅡ可支持多種3．MAX+PLUSⅡ使用時的幾個注意事項①對自己的每項設計，建立清晰的目錄和文件系統(tǒng)。一項設計，一個子目錄（即一個文件夾，且設計文件名最好不要用中文），不要直接都建在Max+PlusⅡ的省缺目錄下。Max+PlusⅡ中的Project，可以幫助我們管理設計文件。②對在不同的計算機上完成的設計，不要隨便將整個工程的設計文件相互交換。Max+PlusII的軟件版權保護功能可能引起軟件不能正常工作。必要時，建議將設計原文件，或設計生成的最終配置文件進行相互交換。③如需要連接硬件時，應遵循硬件操作的基本規(guī)程。3．MAX+PLUSⅡ使用時的幾個注意事項①對自己的8.4.2Max+PlusII基本功能1．圖形輸入

例：設計一個股份制企業(yè)使用的投票表決器專用IC，要求該電路根據(jù)各股東投票，直接顯示表決是否通過。設該股份制企業(yè)有4個股東，分別占有的股份是：A：35%B：20%、C：30%、D：15%，如果超過50%的股權同意，則表決結果通過。設：投票時同意為“1”，不同意為“0”。表決結果通過為“1”，不通過為“0”。則：該股份制企業(yè)投票表決器真值表為ABCDGABCDG00000001001000110100010101100111000000011000100110101011110011011110111100111111根據(jù)卡諾圖簡化可得到：G=AB+AC+BCD8.4.2Max+PlusII基本功能1．圖形輸入例實現(xiàn)G=AB+AC+BCD的邏輯電路實現(xiàn)G=AB+AC+BCD的邏輯電路該表決器專用集成電路的設計制造步驟：（1）啟動MAX+PLUSⅡ（2）建立工程項目：File/Project/Name，在Driver和Directories欄目中選擇工程存放的路經(jīng)，在ProjectName欄目中輸入工程名，單擊OK按鍵確定。如圖所示。該表決器專用集成電路的設計制造步驟：（1）啟動MAX+PLU（3）新建一個圖形設計文件（*.gdf）：選擇File/New，如圖所示。在圖中選擇GraphicEditorfile（左邊出現(xiàn)小圓點）和.gdf文件（*.gdf文件：GraphicDesignFile，圖形設計文件），單擊OK按鍵。（3）新建一個圖形設計文件（*.gdf）：選擇File進入到MAX+PLUSⅡ的圖形編輯器，如下圖所示。進入到MAX+PLUSⅡ的圖形編輯器，如下圖所示。（4）輸入電路元件

在上圖的空白處雙擊（鼠標左鍵），或者選擇Symbol/EnterSymbol，出現(xiàn)下圖所示。在SymbolName欄中輸入電路元件名：and2（2輸入端“與門”）。或者在primSymbolLibrary中選中and2。單擊OK按鍵后，可以看到光標上粘著被選的元件，將其拖動到合適的位置，再單擊左鍵，使其固定。（4）輸入電路元件在上圖的空白處雙擊（鼠標左鍵），或者選（5）重復以上步驟（4），將電路所需的全部元件擺放到適當?shù)奈恢?。and2：2輸入“與門”2個、and3：3輸入“與門”1個、or3：3輸入“或門”1個、input：輸入引腳4個、output：輸出引腳1個。（5）重復以上步驟（4），將電路所需的全部元件擺放到適當?shù)奈唬?）連接電路中的連線將光標移到待連線處，單擊鼠標左鍵后，再移動光標到待連線的另一處，再次單擊左鍵，即可生成一條連線。用以上方法，連接電路中所有要連的連線。（6）連接電路中的連線將光標移到待連線處，單擊鼠標左鍵后，再（7）保存設計的文件選擇File/SaveAs項，或者單擊工具條中保存文件按鍵（水平工具條左數(shù)第三個按鍵），屏幕如下圖。在下圖中，檢查FileName欄應與工程名相同，但擴展名為.gdf。單擊OK鍵完成設計文件的保存。（7）保存設計的文件選擇File/SaveAs項，（8）選擇使用的CPLD芯片選擇Assign/Device項，屏幕如圖所示。我們使用的CPLD是Altera生產(chǎn)的FLEX10K系列的EPF10K20TI144-4，故在Device對話框中，選：DeviceFamily：FELX10K；Devices：EPF10K20TC144-3單擊OK鍵完成芯片選擇。（8）選擇使用的CPLD芯片選擇Assign/Dev（9）編譯設計文件選擇Max+PlusⅡ/Complier，或File/Project/Save&Compile或單擊水平工具條左起第12個按鍵，打開編譯器。單擊Start按鍵后，計算機開始處理數(shù)據(jù)。如果編譯通過，會出現(xiàn)“0errors”和“0warnings”字樣。按“確定”退出。（9）編譯設計文件選擇Max+PlusⅡ/Comp（10）底層編輯——引腳分配選擇Max+PlusⅡ/Floorplaneditor，或單擊水平工具條左起第11個按鍵，打開底層編輯器，如圖所示。在Layout菜單中，選定CurrentAssignmentsFloorplan項有效，進行引腳分配設計。（10）底層編輯——引腳分配選擇Max+PlusⅡ（11）將UnassignedNodes&欄中，電路的輸入輸出節(jié)點標號直接用鼠標“拖到”想分配的引腳上。本例中，我們可將“表決器”的輸入A、B、C、D

分配到EPF10K20TC144-4芯片的第80、81、82、83引腳上；輸出G分配到第9引腳上。（12）引腳分配后，再編譯引腳分配后，需要進行再編譯，以生成芯片的配置文件(*.sof文件)。再編譯方法同步驟（9）。(sof文件：SRAMObjectFile)（11）將UnassignedNodes&欄中，電路（13）設計結果下載，生成專用芯片選擇Max+PlusⅡ/Programmer或單擊水平工具條左起第15個按鍵打開編程器。選擇JTAG/Multi-DeviceJTAGChainSetup項，選擇對芯片編程（下載）的配置文件，如圖所示。（13）設計結果下載，生成專用芯片選擇Max+PlusⅡ單擊DeleteAll，刪除以前的配置文件。

用SelectProgrammingFile…功能選定設計生成的芯片配置文件(*.sof文件，“*”應與設計的工程名相同)，并用OK鍵確認。單擊ADD鍵，使選定的配置文件出現(xiàn)在ProgrammingFileNames欄目中。單擊DeleteAll，刪除以前的配置文件。用Sel按OK鍵退出JTAG/Multi-DeviceJTAGChainSetup項。按Configure即開始對芯片進行編程（下載），正常下載完成后，應出現(xiàn)以下字樣“ConfigurationComplete”（14）觀察、驗證電路實際工作情況是否與設計目的相一致。按OK鍵退出JTAG/Multi-DeviceJ（2）新建一個波形設計文件（*.wdf文件）：選擇File|New，如圖所示。2．波形輸入（以“股份制企業(yè)投票表決器”設計為例）（1）建立工程項目：（同前）對話框中，選擇WaveformEditorFile和.wdf后，單擊OK。（2）新建一個波形設計文件（*.wdf文件）：選擇Fil進入波形編輯界面，如下圖所示。進入波形編輯界面，如下圖所示。（3）用Node/Insert選項，或在Name欄的空白處雙擊來插入和定義輸入輸出引腳及性質(zhì)，如下圖所示。定義引腳A、B、C、D為輸入，G為組合邏輯型輸出。注1：引腳類型有Input（輸入）、Outpot（輸出）、BuriedNode（隱含節(jié)點）注2：作為Output或BuriedNode時，又有Registered（寄存器）、Combinatorial（組合邏輯）、Machine（狀態(tài)機）之分。（3）用Node/Insert選項，或在Name（4）編輯A、B、C、D、G各引腳的波形，編輯完成后的結果如下圖所示。注1：輸入引腳的波形應包含輸入所有可能的組合。

注2：輸入輸出波形應覆蓋整個可編輯的時間范圍。（4）編輯A、B、C、D、G各引腳的波形，編輯完成后的結果如（5）選擇使用的CPLD芯片（同前）（6）編譯設計文件（同前）（7）底層編輯——引腳分配（同前）（8）引腳分配后，再編譯（同前）（9）設計結果下載（同前）注：編輯仿真通道文件后，同樣可對波形設計的結果進行仿真。（5）選擇使用的CPLD芯片（同前）（6）編譯設計文件（同前3．文本輸入Max+PlusⅡ支持VHDL、AHDL等語言。下面再以“股份制企業(yè)投票表決器”為例來展示AHDL、VHDL語言設計ASIC的方法。其邏輯表達式：G=AB+AC+BCD（最簡“積之和”式）（1）用AHDL語言描述如下：SUBDESIGNstudy10( A，B，C，D ：INPUT；

G：OUTPUT；)BEGING=(AandB)or(AandC)or(BandCandD);END；3．文本輸入Max+PlusⅡ支持VHDL、AHDL等語（2）新建工程：File|project|Name（3）新建*.tdf文件：File|New（4）在文本編輯框輸入AHDL源程序，完成后屏幕如下圖所示。（2）新建工程：File|project|Name（（5）保存AHDL設計文件：File|Save。注意檢查文件名應同工程名，擴展名應為.tdf。（6）選擇使用的CPLD芯片：Assign|Device（7）編譯設計文件：Max+PlusⅡ|Complier若需對可編程器件完成編譯仿真，則繼續(xù)以下步驟：（8）新建*.scf文件：File|New（9）添加仿真節(jié)點：Node|EnterNodesFrom…（5）保存AHDL設計文件：File|Save。注意檢查（10）編輯輸入節(jié)點的仿真輸入波形，如下圖所示。（11）保存仿真通道文件：File|Save。注意檢查文件名應同工程名，擴展名應為scf。（10）編輯輸入節(jié)點的仿真輸入波形，如下圖所示。（11）保存（12）邏輯特性仿真：Max+PlusⅡ|Simulator，仿真結果如下圖所示。（12）邏輯特性仿真：Max+PlusⅡ|Simul（13）時延特性仿真與仿真結果：Max+PlusⅡ|TimingAnalyzer，仿真結果如下圖。（13）時延特性仿真與仿真結果：Max+PlusⅡ|若需對可編程器件完成編程下載，則繼續(xù)以下步驟：（14）底層編輯——引腳分配：Max+PlusII/Floorplaneditor。可將輸入A、B、C、D分配到80、81、82、83引腳上；輸出G分配到第9引腳上。（15）再編譯：Max+PlusⅡ/Complier（16）下載：Max+PlusⅡ/Programmer（17）觀察電路工作情況，與真值表對比，驗證設計結果正確性。若需對可編程器件完成編程下載，則繼續(xù)以下步驟：（14）底層編注1：在AHDL源程序中，也可不用最簡邏輯表達式。如下程序得到相同結果。SUBDESIGNstudy10( A，B，C，D ：INPUT；

G：OUTPUT；)BEGIN%根據(jù)“最小項之和”式%G=(!A&B&C&D)#(A&!B&C&!D)#(A&!B&C&D)#(A&B&!C&!D)#(A&B&!C&D)#(A&B&C&!D)#(A&B&C&D);END；注1：在AHDL源程序中，也可不用最簡邏輯表達式。如下程序得異或非！$NXOR異或$XOR或非！#NOR或#OR+與非！&NAND與&AND·非！NOT說明AHDL運算符邏輯運算符注2：AHDL的邏輯運算符見下表所示。異或非！$異或$或非！#或#+與非！&與&·非！說明AHDL注3：問題用VHDL語言描述如下：ENTITYstudy11IS PORT（

A，B，C，D：INbit；

G：OUTbit）；ENDstudy11；ARCHITECTUREaOFstudy11ISBEGING<=（AandB）or（AandC）or（BandCandD）；ENDa；

其第（2）到（13）步同用AHDL設計的步驟，僅在保存文件時選用.vhd為擴展名，代替AHDL設計時用的tdf擴展名。（.vhd文件：VHDLDesignfile）注3：問題用VHDL語言描述如下：ENTITYstudy1用VHDL設計的源文件編輯結果如下圖所示。用VHDL設計的源文件編輯結果如下圖所示。8.4.3HDL設計特點1．與傳統(tǒng)設計方法的比較

傳統(tǒng)的電路圖設計方法：用圖、連線表示器件間的連接關系。HDL的硬件設計方法：用硬件描述語言來描述信號連接關系，表示邏輯器件、邏輯系統(tǒng)的功能和行為。即用語言的方式而非圖形等方式描述硬件電路。8.4.3HDL設計特點1．與傳統(tǒng)設計方法的比較2．優(yōu)點①設計從上至下（ToptoDown）、模塊化。②硬件表述能力強。具有多層次表述系統(tǒng)硬件功能，從數(shù)學模型到門級電路，從高層次的行為描述到低層次的RTL（寄存器傳輸邏輯）描述，使很多設計問題變得簡單。③設計與ASIC生產(chǎn)工藝無關，設計結果易移植。④與電路圖相比，資料量小，便于歸檔、閱讀。⑥很多HDL語言標準、規(guī)范，標準化程度高。⑤可繼承性好。當設計其它電路時，可使用文件中的庫、進程、過程等描述某些局部電路。2．優(yōu)點①設計從上至下（ToptoDown）、模塊化。②3．硬件描述語言：獲國際標準的有兩種VHDL和VerilogHDLVHDL：超高速集成電路硬件描述語言，美國國防部研發(fā)。語法復雜，行為級描述能力強，比較適合做大一點的系統(tǒng)級設計。其全稱為VeryhighspeedintegratedHardwareDescriptionLanguage(VHDL)，是IEEE、工業(yè)國際標準硬件描述語言。硬件描述語言是EDA技術的重要組成部分，VHDL是作為電子設計主流的硬件描述語言。VHDL語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性。用HDL語言進行電子系統(tǒng)設計的一個很大的優(yōu)點是設計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。3．硬件描述語言：獲國際標準的有兩種VHDL和VerilogVelilogHDL：商用硬件描述語言，Candence公司開發(fā)。語法簡單，擁有豐富的底層庫支持，比較適合做精美的電路設計。AHDL：AlteraHDL，Altera公司（全球生產(chǎn)FPGA產(chǎn)品最大的公司）為自己產(chǎn)品的設計、開發(fā)而創(chuàng)建的HDL。其全稱為AlteraHardwareDescriptionLanguage，是由Altera公司開發(fā)，集成到Altera的軟件Max+PlusⅡ中。用語言描述硬件的方式來代替圖形，使修改更容易，更易于維護。非常適合于設計復雜的組合邏輯電路、BCD到7段轉換、地址解碼、狀態(tài)機等。VelilogHDL：商用硬件描述語言，Candence半導體存儲器是能夠存儲大量數(shù)據(jù)和程序的半導體器件，其種類很多。按讀/寫功能可分為只讀存儲器ROM和隨機存儲器RAM兩大類。由于工作原理和電路結構不同，ROM又可分為掩膜ROM、PROM、EPROM、E2PROM等幾種類型；RAM又可分為SRAM、DRAM兩種。存儲容量和存取周期是存儲器的兩個技術指標。存儲容量以字數(shù)×位數(shù)的形式表示。當一片存儲容量不夠時，可以用多片存儲器擴展成大容量的存儲器。根據(jù)要擴展的是字數(shù)或位數(shù)，存儲器芯片的聯(lián)接方式不同。本章小結半導體存儲器是能夠存儲大量數(shù)據(jù)和程序的半導體器件，其種類很多存儲器除了用于存儲數(shù)據(jù)外，還可以用來實現(xiàn)各種組合邏輯電路的功能。PLD是近20年來發(fā)展起來的新型大規(guī)模數(shù)字集成電路。它的最大特點是用戶可通過編程設定其邏輯功能。目前已開發(fā)出的PLD產(chǎn)品有FPLA、PAL、GAL、EPLD、CPLD及FPGA等幾種類型。了解PAL、ISP-PLD在結構及性能上的特點，有利于更好地使用PLD器件。存儲器除了用于存儲數(shù)據(jù)外，還可以用來實現(xiàn)各種組合邏輯電路的功PLD的開發(fā)系統(tǒng)種類很多，性能各異，要根據(jù)所設計的目標選擇合適的PLD器件及適當?shù)拈_發(fā)系統(tǒng)來完成PLD的設計工作。MAX+PLUSⅡ是開發(fā)Altera公司系列FPGA/CPLD產(chǎn)品的軟件工具，利用MAX+PLUSⅡ提供的設計環(huán)境和設計工具，可以高效靈活的設計各種數(shù)字電路。使用MAX+PLUSⅡ，設計者無需精通器件內(nèi)部的復雜結構，只需運用自己熟悉的輸入方式進行設計，通過MAX+PLUSⅡ把這些設計轉換成最終結構所需的格式。（本章完）PLD的開發(fā)系統(tǒng)種類很多，性能各異，要根據(jù)所設計的目標選擇合學習目標：重點與難點：學習要求：本章介紹半導體存儲器及其應用，可編程邏輯器件PLD及其應用，MAX+PLUSⅡ應用。半導體存貯器的基本結構、工作原理及其應用。掌握半導體存貯器的基本結構及工作原理，理解ROM、RAM的應用，初步掌握CPLD/FPGA的基本設計思想和設計方法。學習目標：重點與難點：學習要求：本章介紹半目錄8.1概述8.2存儲器及其應用8.3可編程邏輯器件PLD8.4CPLD/FPGA開發(fā)環(huán)境MAX+PLUSⅡ應用簡介本章小結目錄8.1概述8.2存儲器及其應用8.3可編8.1概述8.1.1大規(guī)模集成電路的發(fā)展1962年最早在市場上出現(xiàn)一個邏輯門的小規(guī)模集成電路；1966年出現(xiàn)了含10~100個邏輯門的中規(guī)模集成電路；1967年4月，含1000多個晶體管的大規(guī)模集成電路問世；又過了十五年，集成電路提高了十余萬倍。集成電路一出現(xiàn)就顯示出了強大生命力，發(fā)展迅猛，五年時間就完成了小、中、大的發(fā)展過程，這與它有的高速和超高速、小型化、低成本、高可靠等諸多優(yōu)點是分不開的。8.1概述8.1.1大規(guī)模集成電路的發(fā)展1962年最8.1.2大規(guī)模集成電路的分類大規(guī)模集成電路專用性強、制造工藝復雜、研制費用高。很多電路雖然原則上都可大規(guī)模集成，但考慮經(jīng)濟效益，目前真正得到發(fā)展與應用的大體上有以下幾類。1.存儲器存儲器是計算機中用于存放二進制信息的部件，它是計算機的重要組成部分之一。半導體存儲器由大規(guī)模集成電路構成，每一片存儲芯片包含大量的存儲單元。每一個存儲單元有唯一的地址代碼加以區(qū)分，并能存儲一位或多位二進制信息。8.1.2大規(guī)模集成電路的分類大規(guī)模集成電路專用性強、制2.可編程邏輯器件一個邏輯系統(tǒng)可以由標準邏輯電路芯片組成，利用各種功能的集成芯片組合出需要的邏輯電路。用這種方法組成的邏輯系統(tǒng)，需要大量的邏輯芯片，設計工作繁瑣且設計周期長，難以最優(yōu)化設計。可編程邏輯器件的出現(xiàn)，使設計觀念發(fā)生了改變，設計工作變得非常容易，因而得到了迅速發(fā)展和應用。專用的邏輯集成電路可分為：可編程邏輯器件PLD、門陣列邏輯電路GAL、現(xiàn)場可編程門陣列邏輯電路FPGA、標準單元邏輯電路SCL等。2.可編程邏輯器件一個邏輯系統(tǒng)可以由標準邏輯電路芯片組成3.微處理器1971年首先研制出了一個4位的微處理器，它實質(zhì)上是一個微型計算機。它將計算機中的運算器、控制器集成在一個芯片上，通常又稱為計算機的中央處理單元（CPU）。經(jīng)過近七年發(fā)展，相繼出現(xiàn)了8位機、16位機、32位機。一個既包括CPU，還包括一定容量的RAM、ROM，以及輸入輸出接口電路的單片計算機也得到了廣泛應用。3.微處理器1971年首先研制出了一個4位的微處理器，它4.其它大規(guī)模集成電路由于早期大規(guī)模集成電路研制費用很高，只是把大量商品中有的一些功能部件做成了大規(guī)模集成電路，如存儲器、微處理器等。后來在大規(guī)模集成技術得到一定發(fā)展的情況下，人們開始把大量生產(chǎn)的產(chǎn)品做成大規(guī)模集成電路，如計算器、手表、電子游戲機所用的大規(guī)模集成電路等。隨著集成工藝的日趨完善、成熟、生產(chǎn)成本的不斷降低，使得某些專用設備中的子系統(tǒng)也可大規(guī)模集成化，如數(shù)字控制調(diào)諧系統(tǒng)、通信及信號處理、頻率合成、運算處理、語音合成等都可用大規(guī)模集成電路。4.其它大規(guī)模集成電路由于早期大規(guī)模集成電路研制費用很高8.2存儲器及其應用存儲器的種類很多，從存取功能上可分為只讀存儲器——ROM（ReadOnlyMemory）和隨機存取的存儲器——RAM(RandomAccessMemory)兩大類。只讀存儲器ROM存儲的數(shù)據(jù)是固定的，在正常工作時只能從中讀取數(shù)據(jù)，不能對數(shù)據(jù)進行刪除或修改。它的特點是電路結構簡單，停電后數(shù)據(jù)不會丟失。但ROM只適合用于內(nèi)容固定不變的場合，如用于存放常數(shù)、系統(tǒng)程序、字庫等。8.2存儲器及其應用存儲器的種類很多，從存取功能上可分為只讀ROM通常又可分為三大類：隨機存儲器RAM與ROM不同，在電路中正常工作是可以隨時讀出數(shù)據(jù)，也可以隨時改寫數(shù)據(jù)，但停電后數(shù)據(jù)丟失。因此RAM的特點是使用靈活方便，但數(shù)據(jù)易丟失。它適用于需要對數(shù)據(jù)隨時更新的場合，如用于存放計算機中的原始數(shù)據(jù)、中間結果、用戶程序等。掩膜ROM（MaskROM，MROM）可編程ROM（ProgrammableROM，PROM）可擦除的可編程ROM（ErasableProgrammableROM，EPROM）ROM通常又可分為三大類：隨機存儲器RAM與ROM不同，在電存儲器中所存儲二進制信息的總位數(shù)稱為存儲器的存儲容量。一個具有n根地址輸入線（2n根字線）和b根輸出線（b根位線）的ROM，其存儲容量為：存儲容量＝字線數(shù)×位線數(shù)＝2n×b（位）存儲器中所存儲二進制信息的總位數(shù)稱為存儲器的存儲容量。一個具2．ROM的工作原理如圖是一個簡單的ROM電路，其地址譯碼器部分由4個與門組成，存儲體部分由4個或門組成。2個輸入地址碼A1A0，經(jīng)譯碼器譯碼后產(chǎn)生4個存儲單元的字線W0、W1、W2、W3，地址譯碼器所接的4個或門，構成4位輸出數(shù)據(jù)D3D2D1D0。2．ROM的工作原理如圖是一個簡單的ROM電路，其地址譯碼器8.2.1固定只讀存儲器ROM1．ROM的結構由地址譯碼器和存儲體兩部分組成。例如，若要把1單元存儲的b位二進制數(shù)據(jù)讀取出來，則只需要令地址碼An-1An-2….A2A1A0=00…001即可，因這時地址譯碼器輸出的地址是W1=1，選中的是1單元。8.2.1固定只讀存儲器ROM1．ROM的結構由地址譯由圖求出下列函數(shù)表達式：由圖求出下列函數(shù)表達式：由表達式可求出：可以看出，對于給定的地址，相應一條字線輸出高電平，與該字線有二極管相連接的或門輸出為1，未連接的或門輸出為0。地址A1

A0字線W0

W1

W2

W3內(nèi)容D3

D2

D1

D00001101110000100001000011011010111000111由表達式可求出：可以看出，對于給定的地址，相應一條字線輸出高3．PROMPROM的結構與掩模ROM一樣，但是在出廠時存儲矩陣的每個交叉點上均有管子連接，即每個存儲單元都存入了1。編程時，用戶可以根據(jù)自己的需要，編好代碼，在指定的位置上將1改寫成0即可，所以PROM需要在輸入/輸出控制電路中加入寫入電路。如圖是一種常見的雙極型熔絲結構的PROM單元電路。熔絲燒斷后不能再恢復，某一單元改寫為0后，就不能再改寫為1了，是一種不可重寫的ROM。3．PROMPROM的結構與掩模ROM一樣，但是在出廠時存儲4．EPROM和OTPROM

由于普通的PROM的內(nèi)容在寫入后不能更改，所以如果在編程（寫入）過程中出錯，或者經(jīng)過實踐后需要對其中內(nèi)容作修改，那就只能用一片新的PROM再編程。為解決這一問題，經(jīng)常使用EPROM。EPROM可以多次擦除重寫。按擦除方式不同，EPROM又可以分為兩種：紫外線擦除的UVEPROM和電擦除的EEPROM（E2PROM）。4．EPROM和OTPROM由于普通的PROM的內(nèi)容在寫入EPROM的結構與PROM相同，只是基本存儲單元使用了不同的器件。它采用的是疊柵注入MOS管（簡稱SIMOS管），它比普通的MOS管多了一個浮置柵。當浮置柵不帶電荷時，它的開啟電荷與普通的MOS管一樣；當浮置柵帶負電荷時，由于負電荷的影響，正常的開啟電壓無法在襯底表面形成溝道，不能使SIMOS管導通。SIMOS管EPROM存儲單元