基于FPGA的出租車計(jì)費(fèi)器設(shè)計(jì)-

畢業(yè)論文聲明本人鄭重聲明：1．此畢業(yè)論文是本人在指導(dǎo)教師指導(dǎo)下獨(dú)立進(jìn)行研究取得的成果。除了特別加以標(biāo)注地方外， 本文不包含他人或其它機(jī)構(gòu)已經(jīng)發(fā)表或撰寫過的研究成果。 對(duì)本文研究做出重要貢獻(xiàn)的個(gè)人與集體均已在文中作了明確標(biāo)明。本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)。2．本人完全了解學(xué)校、學(xué)院有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校與學(xué)院保留并向國家有關(guān)部門或機(jī)構(gòu)送交此論文的復(fù)印件和電子版， 允許此文被查閱和借閱。 本人授權(quán)大學(xué)學(xué)院可以將此文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索， 可以采用影印、 縮印或掃描等復(fù)制手段保存和匯編本文。3．若在大學(xué)學(xué)院畢業(yè)論文審查小組復(fù)審中，發(fā)現(xiàn)本文有抄襲，一切后果均由本人承擔(dān)，與畢業(yè)論文指導(dǎo)老師無關(guān)。4.本人所呈交的畢業(yè)論文， 是在指導(dǎo)老師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的成果。論文中凡引用他人已經(jīng)發(fā)布或未發(fā)表的成果、數(shù)據(jù)、觀點(diǎn)等，均已明確注明出處。論文中已經(jīng)注明引用的內(nèi)容外，不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫過的研究成果。 對(duì)本文的研究成果做出重要貢獻(xiàn)的個(gè)人和集體，均已在論文中已明確的方式標(biāo)明。學(xué)位論文作者（簽名） ：年月關(guān)于畢業(yè)論文使用授權(quán)的聲明本人在指導(dǎo)老師的指導(dǎo)下所完成的論文及相關(guān)的資料（包括圖紙、實(shí)驗(yàn)記錄、原始數(shù)據(jù)、實(shí)物照片、圖片、錄音帶、設(shè)計(jì)手稿等），知識(shí)產(chǎn)權(quán)歸屬華北電力大學(xué)。本人完全了解大學(xué)有關(guān)保存，使用畢業(yè)論文的規(guī)定。同意學(xué)校保存或向國家有關(guān)部門或機(jī)構(gòu)送交論文的紙質(zhì)版或電子版，允許論文被查閱或借閱。本人授權(quán)大學(xué)可以將本畢業(yè)論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用任何復(fù)制手段保存或編匯本畢業(yè)論文。如果發(fā)表相關(guān)成果，一定征得指導(dǎo)教師同意，且第一署名單位為大學(xué)。本人畢業(yè)后使用畢業(yè)論文或與該論文直接相關(guān)的學(xué)術(shù)論文或成果時(shí)，第一署名單位仍然為大學(xué)。本人完全了解大學(xué)關(guān)于收集、保存、使用學(xué)位論文的規(guī)定，同意如下各項(xiàng)內(nèi)容：按照學(xué)校要求提交學(xué)位論文的印刷本和電子版本；學(xué)校有權(quán)保存學(xué)位論文的印刷本和電子版，并采用影印、縮印、掃描、數(shù)字化或其它手段保存或匯編本學(xué)位論文；學(xué)校有權(quán)提供目錄檢索以及提供本學(xué)位論文全文或者部分的閱覽服務(wù)；學(xué)校有權(quán)按有關(guān)規(guī)定向國家有關(guān)部門或者機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入學(xué)校有關(guān)數(shù)據(jù)庫和收錄到《中國學(xué)位論文全文數(shù)據(jù)庫》進(jìn)行信息服務(wù)。在不以贏利為目的的前提下，學(xué)?？梢赃m當(dāng)復(fù)制論文的部分或全部內(nèi)容用于學(xué)術(shù)活動(dòng)。論文作者簽名： 日期：指導(dǎo)教師簽名： 日期：基于FPGA勺出租車計(jì)費(fèi)器設(shè)計(jì)TOC\o"1-5"\h\z摘要 4Abstract 1\o"CurrentDocument"第一章 引言 2\o"CurrentDocument"課題背景 2\o"CurrentDocument"本文的主要工作 2\o"CurrentDocument"第二章 FPGAVHDL/HS 4\o"CurrentDocument"FPGA現(xiàn)狀及發(fā)展 4\o"CurrentDocument"FPGA的結(jié)構(gòu)與特點(diǎn) 4FPGA基本結(jié)構(gòu) 5FPGA的特點(diǎn) 6VHDL設(shè)計(jì)優(yōu)點(diǎn) 6\o"CurrentDocument"第三章 出租車計(jì)費(fèi)器的設(shè)計(jì) 7\o"CurrentDocument"出租車計(jì)費(fèi)器的總體設(shè)計(jì) 7出租車計(jì)費(fèi)標(biāo)準(zhǔn) 7總體框架設(shè)計(jì) 7\o"CurrentDocument"出租車計(jì)費(fèi)器主要模塊設(shè)計(jì) 8速度模塊 9計(jì)程模塊 9計(jì)時(shí)模塊 10計(jì)費(fèi)模塊 14\o"CurrentDocument"第四章 整體電路設(shè)計(jì) 14整體電路圖 14\o"CurrentDocument"電源電路 15\o"CurrentDocument"啟動(dòng) /停止按鍵電路 15\o"CurrentDocument"自動(dòng)清零部分 16\o"CurrentDocument"第五章 系統(tǒng)仿真與下載實(shí)現(xiàn) 16\o"CurrentDocument"QuartusII軟件介紹 17軟件特點(diǎn) 17Quartus II設(shè)計(jì)流程： 17\o"CurrentDocument"仿真結(jié)果 18整體仿真 18速度模塊仿真 18計(jì)程模塊仿真 19計(jì)時(shí)模塊仿真 19計(jì)費(fèi)模塊仿真 20\o"CurrentDocument"設(shè)計(jì)測試 21\o"CurrentDocument"第六章總結(jié)及展望 22?致謝 19.主要參考文獻(xiàn) 19基于FPGA勺出租車計(jì)費(fèi)器設(shè)計(jì)摘要：隨著EDA技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計(jì)技術(shù)和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷﨏PLD/FPGA勺出現(xiàn)，給設(shè)計(jì)人員帶來了很多方便。利用它進(jìn)行產(chǎn)品開發(fā)，可以降低研發(fā)成本，縮短研發(fā)周期。本文介紹了一種采用 FPGA芯片進(jìn)行出租車計(jì)費(fèi)器的設(shè)計(jì)方法，描述了研究該課題的意義和應(yīng)用價(jià)值； 說明了Altera公司的FPGA吉構(gòu)原理及其主要運(yùn)用； 介紹了超高速集成電路硬件描述語言的主要功能和設(shè)計(jì)； 講解了出租車計(jì)費(fèi)器的系統(tǒng)原理和功能。本文主要采用了Altera公司的可編程邏輯芯片EPC2c35F672C的核心控制，并附加一定外圍電路組成出租車計(jì)費(fèi)器，使用目前流行的 VHDL語言進(jìn)行設(shè)計(jì)，具有移植性強(qiáng)的特點(diǎn)，便于升級(jí)及可重復(fù)使用。利用 Quartusn6.0對(duì)所設(shè)計(jì)的出租車計(jì)費(fèi)器的 VHDL代碼進(jìn)行仿真，并在FPG嗽字實(shí)驗(yàn)系統(tǒng)上實(shí)現(xiàn)了該控制。關(guān)鍵字： FPGA,VHDL,Quartusn,出租車計(jì)費(fèi)器DesignofTaxiMeterBasedonFPGAABSTRACT:WiththerapiddevelopmentofEDAtechnology,thedesignandtoolsofelectronicsystemhavedeeplychanged.Andthelarge-scaleprogrammablelogicdeviceCPLD/FPGAappearancetomakeconveniencefordesigner.Byusingittoresearchanddevelop,itwillhelpdevisertoreducecost,shortencycle.ThisessayintroducesadesignoftaximeterbyusingFPGAchip,describesthesignificanceandimportancetoresearchthis,explainmakeupelementsofFPGAwhichismadebyAlteraCompany,introducethemainfunctionanddesignofVery-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,interpretthetaximeterprincipleandfunctionsofthesystem.ThisessaymainlyusetheEPC2C35F672C8forcorecontrol,andaddsomeoutsidecircuittomakeataximeter.ItisdesignedwithVHDLLanguageanditcanbemigratedeasier.Thismaketheproductmuchmoreconveniencetorepeatuse.ByusingQuartuS6.0toemulatetaximeterVHDLcode,thePFGAdigitalexperimentsystemcanbecontrolled.KeyWords: FPGA,VHDL,Quartusn,TaxifareRegisters第一章引言課題背景幾年來，出租車行業(yè)發(fā)展迅速，全國大大小小的出租車公司已有數(shù)千家，基于出租車的附屬品市場前景也是十分廣闊。 傳統(tǒng)的出租車計(jì)費(fèi)器大多是由單片機(jī)實(shí)現(xiàn)的，發(fā)展使用也是十幾年了，在穩(wěn)定性、成本、制造工藝、使用習(xí)慣等方面都具有一些優(yōu)勢，但在運(yùn)營過程中系統(tǒng)不是很穩(wěn)定，容易造成死機(jī)的現(xiàn)象。傳統(tǒng)計(jì)費(fèi)器的不足點(diǎn)：產(chǎn)品更新周期長： 傳統(tǒng)的計(jì)費(fèi)器利用微控器， 大部分功能依靠單片機(jī)實(shí)現(xiàn)。但單片機(jī)的程序不通用，不同芯片指令集不相同，因此設(shè)計(jì)研發(fā)比較困難， 周期很長。計(jì)價(jià)方式不靈活： 每次計(jì)價(jià)標(biāo)準(zhǔn)修改都需要重新燒錄芯片， 使得每次價(jià)格調(diào)整都成為很費(fèi)力的事情，很難適應(yīng)社會(huì)發(fā)展的需要。本設(shè)計(jì)基于FPGA勺出租車計(jì)費(fèi)器主要由Altera公司的CycloneII型系列芯片EPC2c35F672C8一些外部控制電路組成。使用軟件QuartusII和超高速硬件描述語言VHD球?qū)崿F(xiàn)計(jì)價(jià)標(biāo)準(zhǔn)靈活設(shè)定。FPGAS電子設(shè)計(jì)領(lǐng)域中價(jià)格低廉，有良好的發(fā)展趨勢，它的出現(xiàn)必定會(huì)占領(lǐng)大部分?jǐn)?shù)字器件市場。本文的主要工作面對(duì)出租車行業(yè)日益迅猛的發(fā)展趨勢及對(duì)計(jì)費(fèi)器更高的靈活性的要求， 本設(shè)計(jì)希望嘗試一些新的方法來予以解決。.利用FPG徽代傳統(tǒng)微控器隨著FPGA?數(shù)字可編程器件的出現(xiàn)解決了傳統(tǒng)電子設(shè)計(jì)不能完成的任務(wù)，利用FPG林實(shí)現(xiàn)出租車計(jì)費(fèi)器，可行性很高，而且電路簡單，大大減少外圍器件，可以用軟件完全仿真，靈活度高，可以設(shè)計(jì)一些復(fù)雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的FPGMCPLD芯片上通用。FPGAfg完成任何數(shù)字器件的功能，使用FPG林開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB面積，提高系統(tǒng)的可靠性。同時(shí)由于FPGA勺功能完全取決于VHDLS言編寫的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。.完成基于FPGA勺出租車計(jì)費(fèi)器的設(shè)計(jì)出租車計(jì)費(fèi)器系統(tǒng)是VHDL?言的實(shí)際應(yīng)用，利用VHD印言設(shè)計(jì)出來的出租車計(jì)費(fèi)器系統(tǒng)將實(shí)現(xiàn)計(jì)程模塊、計(jì)時(shí)模塊以及動(dòng)態(tài)掃描模塊等設(shè)計(jì)方法與技巧。計(jì)程模塊將用計(jì)數(shù)器來完成，計(jì)數(shù)器對(duì)脈沖數(shù)計(jì)數(shù)，然后提供給程序數(shù)據(jù)。 通過不同的信號(hào)，然后用比較器可以讓我們確定出租車是在車行計(jì)程還是車停計(jì)時(shí)。再將數(shù)據(jù)傳輸?shù)接?jì)費(fèi)模塊，通過多種條件判定， 最后確定輸出值， 然后相加確定最后的費(fèi)用，并顯示出來。第二章FPGAVHD楊紹FPGA現(xiàn)狀及發(fā)展FPGA1現(xiàn)場可編程門陣列(FieldProgrammableGateArray)的簡稱。它是在PALGALCPL*可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的， 既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGAB源于美國的Xilinx公司，該公司于1985年推出了世界上第一塊FPGA5片。在這二十年的發(fā)展過程中，F(xiàn)PGA的硬件體系結(jié)構(gòu)和軟件開發(fā)工具都在不斷的完善，日趨成熟。從最初的 1200個(gè)可用門，90年代時(shí)幾十萬個(gè)可用門， 發(fā)展到目前數(shù)百萬門至上千萬門的單片 FPGA芯片,Xilinx、Altera等世界頂級(jí)廠商已經(jīng)將FPGAS件的集成度提高到一個(gè)新的水平。FPG閡合了微電子技術(shù)、電路技術(shù)、EDA技術(shù)，使設(shè)計(jì)者可以集中精力進(jìn)行所需邏輯功能的設(shè)計(jì)，縮短設(shè)計(jì)周期，提高設(shè)計(jì)質(zhì)量。目前世界上有十幾家生產(chǎn) CPLD/FPGA勺公司，最重要的幾家是 Altera、Xilinx、Lattice和Actel。Actel公司生產(chǎn)的FPGAT泛應(yīng)用于通信等領(lǐng)域，該公司的部分FPGAR列采用了繁榮死結(jié)構(gòu)，可以應(yīng)用于航空航天、軍事領(lǐng)域。另外一些FPG麻用了Flash工藝制造。Xilinx公司目前有8款FPGA勺DSP其中Sparten-3ADSP為低端產(chǎn)品，高端的Virtex-DSP分為兩個(gè)產(chǎn)品線：Virtex-4SX,采用了65nm工藝的Virtex-5SXT所以Xilinx的產(chǎn)品從21最多到352個(gè)GMAC/s開兆乘加/秒)，以提供不同范圍的性能，同時(shí)也增大在存儲(chǔ)器方面的帶寬。因此最低速產(chǎn)品可以運(yùn)行到250MHz告訴產(chǎn)品運(yùn)行到550MHzMAO元從84到640。Altera公司的高密度Stratixm器件拓展FPGA勺DSP性能。嵌入式DPS奠塊運(yùn)行在550Hz,這些器件可達(dá)每秒492千兆乘加（GMAC的性能，并結(jié)合良好的邏輯結(jié)構(gòu)于速度優(yōu)化的互聯(lián)。 Stratixn器件可以引腳完全兼容地移植到HardCopyll結(jié)才^化ASIC,從而保證客戶的設(shè)計(jì)功能沒有任何改變。 Altera的新一代結(jié)構(gòu)化ASIC芯片，邏輯相當(dāng)于多達(dá)220萬ASIC門，DSP真塊相當(dāng)于額外的140萬門，還有集成超過 8Mbits的嵌入式存儲(chǔ)器。FPGA的結(jié)構(gòu)與特點(diǎn)FPGA基本結(jié)構(gòu)目前生產(chǎn)FPGA勺主要公司有Altera、Xilinx、Lattice和Actel,生產(chǎn)的FPGAS種和型號(hào)繁多，盡管這些FPGA勺集體結(jié)構(gòu)和性能指標(biāo)各有特色，但它們都有一個(gè)共同之處， 即由邏輯功能塊排成陣列， 并有可編程的互連資源連接這些邏輯功能塊，從而實(shí)現(xiàn)不同的設(shè)計(jì)。典型的 FPGA1常包含三類基本資源：可編程邏輯功能塊、 可編程輸入 /輸出塊和可編程互聯(lián)資源， 基本結(jié)構(gòu)如圖 2-1所示。2.3VHDL2.3VHDL設(shè)計(jì)優(yōu)點(diǎn)、-行連線一列連蛙*1回的由血陷口彈元*Cafwm每個(gè)UJ由a個(gè)遺殖單元CE)、-行連線一列連蛙*1回的由血陷口彈元*Cafwm每個(gè)UJ由a個(gè)遺殖單元CE)構(gòu)感ALA^uAUSA4ALAG-B6ALA&&4,碉杵RnntW@<1FMiCaKadsrg^anrCfi^ts13^]圖2-1FPGA基本結(jié)構(gòu)FPGA的特點(diǎn)FPGA?用的是可編程的查找表(LookUpTable,LUT)結(jié)構(gòu)，LUT是可編程的最小邏輯結(jié)構(gòu)單元。大部分FPG闕用基于SRAM勺查找表邏輯形成結(jié)構(gòu)，就是用SRAMI態(tài)隨機(jī)存儲(chǔ)器)來構(gòu)成邏輯函數(shù)發(fā)生器。一個(gè)N輸入查找表(LUT)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能。目前市場上有三種基本FPGA?程技術(shù)：SRAM反熔絲、Flash。其中SRAM是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因?yàn)樗俣瓤烨揖哂锌芍鼐幊棠芰Γ?而繁榮死FPGAR具有一次可編程(OneTimeProgrammable,OTP)能力?；贔lash的FPGA^FPGA?域比較新的技術(shù)，也能提供重編程功能。利用VHDLS言設(shè)計(jì)數(shù)字邏輯硬件系統(tǒng)具有多方面的優(yōu)點(diǎn)。VHDLM以用來描述邏輯設(shè)計(jì)的結(jié)構(gòu)，比如邏輯設(shè)計(jì)中有多少個(gè)子邏輯，而這些子邏輯是如何連接的。VHDW不十分關(guān)心一個(gè)具體邏輯是靠何種電路實(shí)現(xiàn)的，設(shè)計(jì)者主要把精力集中電路所能實(shí)現(xiàn)的功能上。VHDK用類似于高級(jí)語言的語句格式完成對(duì)硬件行為的描述，所以我們稱VHDL^J行為描述語言。VHD?給出的邏輯的模擬與調(diào)試為設(shè)計(jì)者提供了最大的空間，用戶甚至不必編寫任何測試向量便可進(jìn)行源代碼級(jí)的調(diào)試。5．設(shè)計(jì)者可以非常方便地比較各種方案的可行性和優(yōu)劣，大大降低了設(shè)計(jì)的難度。并且設(shè)計(jì)者的原始描述是非常簡練的硬件描述，經(jīng)過EDAX具處理最終生成付諸生產(chǎn)的電路描述或版圖參數(shù)描述的工藝文件。VHDL?言具有良好的可讀性，VHDL§言中的設(shè)計(jì)尸體(DesignEntity)、程序包(Package)、設(shè)計(jì)庫(Library)為設(shè)計(jì)人員重復(fù)利用別人的設(shè)計(jì)成果提供了技術(shù)手段。第三章出租車計(jì)費(fèi)器的設(shè)計(jì)出租車計(jì)費(fèi)器的總體設(shè)計(jì)出租車計(jì)費(fèi)標(biāo)準(zhǔn)車起步開始計(jì)費(fèi)，首先顯示起步價(jià)，起步費(fèi)為3.00元，車在行駛3km以內(nèi),只收起步價(jià)。車行駛超過3km后，每公里2元，車費(fèi)依次累加。當(dāng)總費(fèi)用達(dá)到或超過40元時(shí)，每公里收費(fèi) 4元。當(dāng)遇到紅燈或客戶需要停車等待時(shí)，則按時(shí)間計(jì)費(fèi)，計(jì)費(fèi)單價(jià)為每 20秒收費(fèi)1元?？傮w框架設(shè)計(jì)系統(tǒng)流程介紹：分析系統(tǒng)設(shè)計(jì)要求不難得知，整個(gè)出租車計(jì)費(fèi)系統(tǒng)按功能主要分為速度模塊、計(jì)程模塊、計(jì)時(shí)模塊和計(jì)費(fèi)模塊，具系統(tǒng)結(jié)構(gòu)圖如圖3-1所示。判斷圖3-1出租車計(jì)費(fèi)器系統(tǒng)結(jié)構(gòu)圖系統(tǒng)接收到reset信號(hào)后，總費(fèi)用變?yōu)?元，同時(shí)其他計(jì)數(shù)器、寄存器等全部清零。系統(tǒng)接收到start信號(hào)后，首先把部分寄存器賦值，總費(fèi)用不變，單價(jià)price寄存器通過對(duì)總費(fèi)用的判斷后賦為2元。其他寄存器和計(jì)數(shù)器等繼續(xù)保持為00速度模塊：通過對(duì)速度信號(hào)sp的判斷，決定變量kinside的值。Kinside即是行進(jìn)100m所需要的時(shí)鐘周期數(shù)，然后每行進(jìn)100m則產(chǎn)生一個(gè)脈沖clkout。計(jì)程模塊：由于一個(gè)clkout信號(hào)代表行進(jìn)100m故通過對(duì)clkout計(jì)數(shù)，可以獲得共行進(jìn)的距離kmcount。計(jì)時(shí)模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人或紅燈時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。通過對(duì)速度信號(hào)sp的判斷決定是否開始記錄時(shí)間。當(dāng)sp=0時(shí)，開始記錄時(shí)間。當(dāng)時(shí)間達(dá)到足夠長時(shí)產(chǎn)生timecount脈沖，并重新計(jì)時(shí)。一個(gè)timecount

脈沖相當(dāng)于等待的時(shí)間達(dá)到了時(shí)間計(jì)費(fèi)的長度。這里選擇系統(tǒng)時(shí)鐘頻率為500H乙20s即計(jì)數(shù)值為1000。計(jì)費(fèi)模塊由兩個(gè)進(jìn)程組成。其中，一個(gè)進(jìn)程根據(jù)條件對(duì) enable和price賦值：當(dāng)記錄的距離達(dá)到3公里后enable變?yōu)?,開始進(jìn)行每公里收費(fèi)，當(dāng)總費(fèi)用大于40元后，則單價(jià)price由原來的2元每公里編程4元每公里；第二個(gè)進(jìn)程在每個(gè)時(shí)鐘周期判斷timeout和clkout的值。當(dāng)其為1時(shí)，則在總費(fèi)用上加上相應(yīng)的費(fèi)用。出租車計(jì)費(fèi)器主要模塊設(shè)計(jì)從上述設(shè)計(jì)方案中我們可以大致得到出租車計(jì)費(fèi)器的系統(tǒng)框圖， 如圖3-2所示。其中clk為輸入時(shí)鐘脈沖，時(shí)鐘上升沿有效；reset為復(fù)位信號(hào)，start為開始計(jì)費(fèi)信號(hào)，stop為停止計(jì)費(fèi)信號(hào)，均高電平有效；SP[2..0]表示出租車狀態(tài)（停止或不同形式速度）和花費(fèi)。；kmcnt態(tài)（停止或不同形式速度）和花費(fèi)。；kmcnt和count信號(hào)則分別輸出出租車行駛的里程clk修拳5startstopclk修拳5startstop印戶用tQuntI「..0]count2P-.D]gum叩..口]insT圖3-2出租車計(jì)費(fèi)器系統(tǒng)框圖速度模塊速度模塊首先根據(jù)start信號(hào)判斷是否開始計(jì)費(fèi)，然后根據(jù)輸入的速度檔位sp[2..0]的判斷，確定行駛100m所需要的時(shí)鐘數(shù)，每前進(jìn)100m輸出一個(gè)clkout信號(hào)。同時(shí)由cnt對(duì)clk進(jìn)行計(jì)數(shù)，當(dāng)cnt等于kinside時(shí)，把clkout信號(hào)置1,cnt清0。其模塊框圖如圖3-3圖3-3速度模塊框圖計(jì)程模塊此模塊主要用于記錄行進(jìn)的距離，其模塊框圖如圖 3-4所示。通過對(duì)clkout信號(hào)的計(jì)數(shù)，可以計(jì)算行駛的距離kmcount。一個(gè)clkout脈沖相當(dāng)于行進(jìn)100m所以只要記錄clkout的脈沖數(shù)目即可確定共行進(jìn)的距離。 Kmcountl為十分位，kmcount2為個(gè)位，kmcount3為十位，分別為十進(jìn)制數(shù)。TOC\o"1-5"\h\z抑吧手 gj u1——ck&itkmortip.D]l—reset krncntip.0]-kmcnrt3[3..O]

i, i圖3-4計(jì)程模塊框圖計(jì)時(shí)模塊速度模塊主要用于計(jì)時(shí)收費(fèi)，記錄計(jì)程車速度為0的時(shí)間（如等待紅燈），其模塊框圖如圖3-5所示。通過對(duì)sp信號(hào)的判斷，當(dāng)sp=0,開始記錄時(shí)間。當(dāng)時(shí)間達(dá)到足夠長時(shí)，產(chǎn)生timecount脈沖，并重新計(jì)時(shí)。4.14.1整體電路圖圖3-5圖3-5計(jì)時(shí)模塊框圖計(jì)費(fèi)模塊計(jì)費(fèi)模塊如圖3-6所示，可分為kmmoney和kmmoney綱個(gè)進(jìn)程。Kmmoney用于產(chǎn)生enable和price信號(hào)。當(dāng)記錄距離達(dá)到3km后，enable信號(hào)為1,開始進(jìn)行每公里收費(fèi)。當(dāng)總費(fèi)用大于40元后，單價(jià)price由原來的2元變成4元，用作計(jì)時(shí)收費(fèi)。通過對(duì)sp信號(hào)的判斷，當(dāng)sp=0,開始記錄時(shí)間。當(dāng)時(shí)間達(dá)到足夠長時(shí)，產(chǎn)生timecount脈沖，并重新計(jì)時(shí)。Kmmoney2l于判斷timecount和clkout的值，當(dāng)其為1時(shí)，總費(fèi)用加1ItmmocieytQurrtl[S.0]ftourrtipItmmocieytQurrtl[S.0]ftourrtip0]*ounrt3pD|elkltmc：nT2p..01kmc=nf3[?.,0]inzt4圖3-6計(jì)費(fèi)模塊框圖第四章整體電路設(shè)計(jì)整體RTL電路如圖4-1。硬件電路由CycloneII電路板組成，clk為時(shí)鐘周期信號(hào)，由試驗(yàn)箱產(chǎn)生，start/stop 是啟動(dòng)停止按鍵電路，reset為自動(dòng)清零電路。電源又AD-DCF關(guān)電源供電圖4-1整體RTL門電路電源電路電源采用了是比較流行的開關(guān)電源，AD-DCF關(guān)電源，輸入115VAC?230VAC輸出+5V(4A)。使用開關(guān)電源的好處就是比較節(jié)省能源，它的轉(zhuǎn)換效率很高，可達(dá)85%Z上，穩(wěn)壓范圍寬，除此之外，還具有穩(wěn)壓精度高、不使用電源變壓器等特點(diǎn)。啟動(dòng)/停止按鍵電路如圖4-2所示，采用雙刀雙路開關(guān)，一路開關(guān)用于清零部分，由于顯示部分特殊要求，即計(jì)費(fèi)停止后屏幕上荏苒要保持計(jì)費(fèi)的所有信息， 只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開始計(jì)費(fèi)。另外兩路開關(guān)，其中一路用于啟動(dòng)指示和啟動(dòng) /停止輸出信號(hào)給FPGA5片的I/O口。當(dāng)按下鍵后，清零部分和啟動(dòng)計(jì)費(fèi)部分同時(shí)進(jìn)行，但清零只是瞬間的，計(jì)費(fèi)指示燈兩起。再次按下鍵后，開關(guān)換到另外的兩路，空車指示燈亮起。自動(dòng)清零部分由于顯示部分的特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信

息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開始計(jì)費(fèi)。 VHDL語言的特殊性，不能在一個(gè)結(jié)構(gòu)中用兩個(gè)不同的動(dòng)作使其賦值。所以必須要有一個(gè)瞬間清零的信號(hào)，當(dāng)FPGA勺清零I/O端口為“1”時(shí)就自動(dòng)清零。使用電容的充放電功能來實(shí)現(xiàn)，按鍵斷開時(shí)清零輸出端為接地，按鍵閉合時(shí)電容充電清零端為高電平，充完電后消零端輸出又為低電平，當(dāng)按鍵斷開后，通過一個(gè)2k歐姆的電阻放電，為下次充電做好準(zhǔn)備。如圖4-3所示。圖4-3自動(dòng)清零電路第五章系統(tǒng)仿真與下載實(shí)現(xiàn)QuartusU軟件介紹軟件特點(diǎn)QuartusII是Altera公司自行設(shè)計(jì)的一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境， 它提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境， 具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：.可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；2．芯片（電路）平面布局連線編輯；LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；4．功能強(qiáng)大的邏輯綜合工具；5．完備的電路功能仿真與時(shí)序邏輯仿真工具；6．定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；7.可使用SignalTapII邏輯分析工具進(jìn)行嵌入式的邏輯分析；8．支持軟件源文件的添加和創(chuàng)建，并將它們連接起來生成編程文件；9．使用組合編譯方法可一次完成整體設(shè)計(jì)流程；10．自動(dòng)定位編譯錯(cuò)誤；．高效的期間編程與驗(yàn)證工具；.可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDW表文件、和Verilog網(wǎng)表文件；.能生成第三方EDA?C件使用的VHDLMJ表文件和Verilog網(wǎng)表文件；5.1.2Quartus H設(shè)計(jì)流程:.設(shè)計(jì)輸入：完成器件的硬件描述，包括文本編輯器、塊與符號(hào)編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具；.綜合：包括分析和綜合器、輔助工具和RTL查看器等工具；.不懼連線：將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器件的過程， 包才SFitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具；.時(shí)序分析;仿真結(jié)果整體仿真對(duì)電路整體進(jìn)行仿真，得出如下仿真波形圖5-1。圖中，當(dāng)復(fù)位信號(hào)reset為高電平時(shí)，系統(tǒng)所有寄存器、計(jì)數(shù)器都清零；當(dāng)開始計(jì)費(fèi)信號(hào)start信號(hào)有效時(shí)，計(jì)費(fèi)器開始計(jì)費(fèi)，根據(jù)出租車行駛的速度sp［2..0］的取值計(jì)算所用花費(fèi)和行駛里程；當(dāng)停止計(jì)費(fèi)信號(hào)有效時(shí)，計(jì)費(fèi)器停止工作。]>s5,12ID.用u15.361]i也學(xué)"25?au30.72um35.B4g40.96uste-08-“2C,45m2045mJ心D0luiwmnnoinrnnwnnTwmmnRUWMiimiuuiwrjuLnoMmnjoinu3"電8七B0J_L_LstirtB0 I-[**邛B0 1_1 一*5IMnon:ILLX"7 1“ 廣ODDZ3DJ r ri■-=p[J]bo 1 riLvDUDC-I 1 ：_如UItbi也]】0011F1bUL1]國ciririt2ioomGocnn譯國u口㈤然1EOOMhcccogjHHitJ1UM: ocno世r4口i藤cm》Tino-- 加.bii口__J_囹E0MLCCOO-L>3hi=nt3上口皿匚UCCU?。輋iller-nsB^r：15.0mGw”nMiYd：圖5-1出租車計(jì)費(fèi)器仿真波形圖速度模塊仿真5.2.45.2.4計(jì)時(shí)模塊仿真5.2.45.2.4計(jì)時(shí)模塊仿真速度模塊的仿真波形圖如圖5-2所示。該模塊根據(jù)出租車所處的運(yùn)行狀態(tài)和不同的形式速度，對(duì)相應(yīng)數(shù)目的時(shí)鐘周期進(jìn)行計(jì)數(shù)，車每行駛 100m時(shí)輸出信號(hào)clkout輸出高電平。圖5-2速度模塊仿真波形圖計(jì)程模塊仿真計(jì)程模塊的仿真波形如圖5-3所示。圖中，當(dāng)reset信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，對(duì)輸入信號(hào)clkout進(jìn)行十進(jìn)制計(jì)數(shù)。fasterIinsBar:20.45nsPointer: 316,36ntIrter^al; 237.31n$Mt：YalufiatItCl.Cr.5X0r0as喝口？9 E4Q,,Ciu600pusSDQ.pns1,Ufus1耳所，20451加夠ns：“ clkoutB"UMI?■(■■唧1哪刪1唧哪》皿珊唧唧1刪刪即《嘲刪《刪《11?唧刪刪ixB01 1 1 1 1 1 1 1 1 1 1iiii I i I I i I 13L±jfcnentlEOOOlm懶淋蜥解消瞬㈱腌解㈱解瞬溺醐懶尚郴就3loricnt2eoodo[ 皿加 乂口口。1火帕1力)：0期13口1箕乂才1中一火仙1。X2pi*加00X1001xu￡WOO(ODCD圖5-3計(jì)程模塊仿真波形圖計(jì)時(shí)模塊的仿真波形圖如圖5-4所示。預(yù)設(shè)1000個(gè)時(shí)鐘周期為20s,對(duì)時(shí)鐘周期進(jìn)行計(jì)數(shù)，每計(jì)1000個(gè)時(shí)鐘周期輸出高電平，指示計(jì)時(shí)20秒。更I褥叫更I褥叫1P料射 套打淤懦I W52? 舉U 刑Bf 明，圖5-4計(jì)時(shí)模塊仿真波形圖5.2.5計(jì)費(fèi)模塊仿真計(jì)費(fèi)模塊的仿真波形圖如圖5-5所示。當(dāng)reset信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零;否則，當(dāng)計(jì)時(shí)計(jì)費(fèi)信號(hào)timecount和計(jì)程計(jì)費(fèi)信號(hào)clkout為高電平時(shí)，按照一定計(jì)費(fèi)規(guī)則進(jìn)行計(jì)費(fèi)：FITTff±!af1&6T5m .“P—rfrer 5.37ut IitwysJI El35us Siart| End:|NetVaIuhst3 ￡砰?■ □廣. 舊中“.I2P- 1占爭“ ￡軍蟲珅師u?L9.眸m田斫5MJelkBOjuLrumjmrLnnnnnfuuLrLruimnrLnnTLnjuuuiEmnRnmnjunnnT4=tilB0_lL厚□-Llie,BQ ..IL... .IL..I■LEEU口國In尹Huq..二__3U3I 3 '%乂 E 延「 r3moirt?u□； 0JEanlESU01 o'圖5-5計(jì)費(fèi)模塊仿真功能圖綜上所述，本設(shè)計(jì)的出租車計(jì)費(fèi)器完全符合系統(tǒng)設(shè)計(jì)的要求，實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的各項(xiàng)基本功能。設(shè)計(jì)測試?yán)肣uartusn6.0對(duì)所設(shè)計(jì)出租車計(jì)費(fèi)器的VHDL代碼進(jìn)行了仿真，并在Cyclonen型可編程數(shù)字實(shí)現(xiàn)系統(tǒng)上實(shí)現(xiàn)了該控制。該數(shù)字實(shí)現(xiàn)系統(tǒng)分成兩部分，一是FPGA勺下載板，它主要包括所使用的芯片、RS-232接頭、接腳轉(zhuǎn)換插槽等;另一部分是 I/O實(shí)驗(yàn)板，它主要包括顯示、脈沖輸出等。出租車計(jì)費(fèi)器的各部分利用數(shù)字實(shí)驗(yàn)系統(tǒng)所附的RS-232連接線將計(jì)算機(jī)中的VHDL弋碼設(shè)計(jì)的內(nèi)容燒錄到該實(shí)驗(yàn)系統(tǒng)的EPC2c35F672C8芯片中進(jìn)行測試，測試結(jié)果基本實(shí)現(xiàn)了總費(fèi)用=起費(fèi)用+（里程-3km）X里程單價(jià)+等待時(shí)間X等待單價(jià)的出租車計(jì)費(fèi)模式。第六章總結(jié)及展望本文論述了基于FPGA勺出租車計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各個(gè)模塊的設(shè)計(jì)，使用FPGA5片、VHDLM件描述語言作為設(shè)計(jì)手段，利用自頂向下的模塊化設(shè)計(jì)思路，通過在QuartusII軟件下進(jìn)行的模擬仿真，并進(jìn)行相應(yīng)的硬件下載調(diào)試， 證明所設(shè)計(jì)的系統(tǒng)完成了出租車計(jì)費(fèi)器的功能， 各項(xiàng)技術(shù)指標(biāo)符合預(yù)定標(biāo)準(zhǔn)，具有一定實(shí)用性。 由于本人在經(jīng)驗(yàn)水平上的欠缺， 設(shè)計(jì)中可能存在很多不足，請(qǐng)各位老師予以指證！近年來，F(xiàn)PGAE通信、控制、數(shù)據(jù)計(jì)算等領(lǐng)域得到了廣泛的應(yīng)用，利用FPGA來設(shè)計(jì)電子產(chǎn)品可減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本； 縮短了上市時(shí)間； 通過在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低維護(hù)升級(jí)成本。并且， FPGA器件的成本越來越低， Actel公司發(fā)布第三代的基于 Flash的可編程邏輯方案， 這些新的 FPGA芯片最低價(jià)將達(dá)到1.5美元，代表全球最低成本的FPGA這些都說明可編程器件已成為現(xiàn)在及未來很長一段時(shí)間的主流， 用它來實(shí)現(xiàn)的出租車計(jì)費(fèi)器省去很多外圍電路，穩(wěn)定，簡單有效，將來必然可以設(shè)計(jì)出更多更強(qiáng)大的功能，提高產(chǎn)品競爭力。未來基于FPGAF臺(tái)的出租車計(jì)費(fèi)器將會(huì)有更低的成本、更小的體積、更安全、更精確和更多功能。?致謝本次設(shè)計(jì)從選題到最后完成， 都得到了指導(dǎo)老師付敏老師的悉心指導(dǎo)。 付老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和誨人不倦的精神永遠(yuǎn)是我學(xué)習(xí)的榜樣。同時(shí)，感謝論文指導(dǎo)組的劉海力老師和郭仟老師對(duì)選題的分析。 在系統(tǒng)設(shè)計(jì)過程中， 我也遇到了較多的困難， 我十分感謝我的朋友和老師給與我的幫助和支持， 使我能順利完成本系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。?主要參考文獻(xiàn)[1]劉韜，樓興華.《FPGA數(shù)字電子系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例導(dǎo)航》 [M].北京：人民郵電出版社，2005.6,27?36.[2]王輝，殷穎，陳婷，俞一鳴.MAX+plusn和Quartusn應(yīng)用于開發(fā)技巧[M].北京：機(jī)械工業(yè)出版社，2007.1,293?316.[3]焦敏.FPGA在出租車計(jì)費(fèi)器上的應(yīng)用研究 [J];中國科技信息，2009(9):145?146.[4]茅豐.基于FPGA的出租車計(jì)費(fèi)器[J];電子技術(shù)應(yīng)用，2007.3.[5]廖艷秋.FPGA的出租車計(jì)費(fèi)器 [J];電子科技大學(xué)， 2008.10.[6]吳冬梅，吳延海，鄧玉玖.基于CPLD/FPGA的出租車計(jì)費(fèi)器 [J];電子技術(shù)應(yīng)用，2004(11):71?73.[7]黃智偉.FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐[M].,北京：電子工業(yè)出版社， 2005,200?217.[8]黃建新，劉邁，譚克俊.基于FPGA5片設(shè)計(jì)出租車at費(fèi)器的研究 [J]. 吉林化工學(xué)院學(xué)報(bào)，2003(03):52?55.[9]候伯亨，顧新 .VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [M].西安:西安電子科技大學(xué)出版社， 2000.[10]姜雪松，VHD毆計(jì)實(shí)例與仿真[M].北京：機(jī)械工業(yè)出版社， 2007.1,91?103.[11]王彥芳， 王小平，王彥永等 .用可編程邏輯器件實(shí)現(xiàn)專用數(shù)字集成電路的功能設(shè)計(jì) [J].半導(dǎo)體情報(bào)，2000,37(5)48?51.[12]張立，張光新，柴磊等.FPGA在多功能計(jì)費(fèi)器系統(tǒng)中的應(yīng)用 [J].儀器儀表學(xué)報(bào)，2005,26(8)：7352737.[13]林愿.基于CPLD/FPGA的出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn) [J].國外電子元器件，2007(07):26?29.[14]周潤景，圖雅，張麗敏.基于QuartusII的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例[J].北京：電子工業(yè)出版社， 2007.[15]劉欲曉，方強(qiáng)，黃宛寧.EDA技術(shù)與VHDL電路開發(fā)應(yīng)用實(shí)踐[M];北京：電子工業(yè)出版社，2009(4),175?186.[英]JoneWulenskl.VHDLDigtalSystemDesign[M]，北京：電子工業(yè)出版社， 2004，10?105.SanJose.MAX+PLUSIIntroductionUSA[M]:AlteraCorporation,2004,52?69.附錄VHDL程序Speed模塊libraryieee; --加載庫文件useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityspeedisport( --定義輸入輸出端口clk:instd_logic;reset:instd_logic;start:instd_logic;stop:instd_logic;sp:instd_logic_vector(2downto0);clkout:outstd_logic);endspeed;architecturertlofspeedisbeginprocess(clk,reset,start,stop,sp)--敏感信號(hào)發(fā)生變化時(shí)，啟動(dòng)進(jìn)程typestate_typeis(s0,s1); --枚舉類型；variables_state:state_type;variablecnt:integerrange0to28;variablekinside:integerrange0to30;begin--速度選擇--速度選擇--停止?fàn)顟B(tài)或空檔--第一檔--第二檔--第三檔--第四檔--第五檔--第六檔--第七檔when"000"=>kinside:=0;when"001"=>kinside:=28when"010"=>kinside:=24when"011"=>kinside:=20when"100"=>kinside:=16when"101"=>kinside:=12when"110"=>kinside:=8;when"111"=>kinside:=4;endcase;

--復(fù)位清零--復(fù)位清零s_state:=s0;--時(shí)鐘上升沿到達(dá)時(shí)，狀態(tài)轉(zhuǎn)換--時(shí)鐘上升沿到達(dá)時(shí)，狀態(tài)轉(zhuǎn)換cases_stateiswhens0=>cnt:=0;clkout<='0';ifstart='1'thens_state:=s1;elses_state:=s0;endif;whens1=>clkout<='0';ifstop='1'thens_state:=s0;elsifsp="000"thens_state:=s1;elsifcnt=kinsidethencnt:=0;clkout<='1';s_state:=s1;elsecnt:=cnt+1;s_state:=s1;endif;endcase;endif;endprocess;endrtl;Times模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytimesisport(clk:instd_logic;reset:instd_logic;start:instd_logic;--相當(dāng)于無客上車--有客上車但車速為 --相當(dāng)于無客上車--有客上車但車速為 0，即剛上車還未起步--加載庫文件--定義輸入輸出端口sp:instd_logic_vector(2downto0);timecount:outstd_logic);endtimes;architecturertloftimesisbeginprocess(reset,clk,sp,stop,start) --啟動(dòng)進(jìn)程typestate_typeis(t0,t1,t2);variablet_state:state_type;variablewaittime:integerrange0to1000;beginifreset='1'then --復(fù)位清零t_state:=t0;elsif(clk'eventandclk='1')thencaset_stateis--根據(jù)條件完成狀態(tài)轉(zhuǎn)換whent0=>waittime:=0;timecount<='0';ifstart='1'thent_state:=t1;elset_state:=t0;endif;whent1=>ifsp="000"thent_state:=t2;elsewaittime:=0;t_state:=t1;endif;whent2=>waittime:=waittime+1;timecount<='0';ifwaittime=1000thentimecount<='1';waittime:=0;elsifstop='1'thent_state:=t0;elsifsp="000"then--時(shí)鐘上升沿到達(dá)--等待時(shí)間加 1--產(chǎn)生一個(gè)時(shí)間計(jì)費(fèi)脈沖t_state:=t2;elsetimecount<='0';t_state:=t1;endif;endcase;endif;endprocess;endrtl;Kilometers模塊libraryieee; --加載庫文件useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitykilometersisport( --定義輸入輸出端口clkout,reset:instd_logic;kmcnt1:outstd_logic_vector(3downto0);kmcnt2:outstd_logic_vector(3downto0);kmcnt3:outstd_logic_vector(3downto0));endkilometers;architecturertlofkilometersisbeginprocess(clkout,reset) --啟動(dòng)進(jìn)程variablekm_reg:std_logic_vector(11downto0);beginifreset='1'then --復(fù)位清零km_reg:="000000000000";--時(shí)鐘上升沿到達(dá)時(shí)進(jìn)行計(jì)程--時(shí)鐘上升沿到達(dá)時(shí)進(jìn)行計(jì)程--對(duì)應(yīng)里程十分位--十分位向個(gè)分位進(jìn)位ifkm_reg(3downto0)="1001"thenkm_reg:=km_reg+"0111";elsekm_reg(3downto0):=km_reg(3downto0)+"0001";endif;endif;kmcnt1<=km_reg(3downto0);kmcnt2<=km_reg(7downto4);kmcnt3<=km_reg(11downto8);endprocess;endrtl;Kmmoneyi塊libraryieee; --加載庫文件useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitykmmoneyisport( --定義輸入輸出端口clk:instd_logic;reset:instd_logic;timecount:instd_logic;clkout:instd_logic;kmcnt2 :instd_logic_vector(3downto0);kmcnt3 :instd_logic_vector(3downto0);count1 :outstd_logic_vector(3downto0);count2 :outstd_logic_vector(3downto0);count3 :outstd_logic_vector(3downto0));endkmmoney;architecturertlofkmmoneyissignalcash:std_logic_vector(11downto0);signalprice:std_logic_vector(3downto0);signalenable:std_logic;beginkmmoney1:PROCESS(cash,kmcnt2) --此進(jìn)程產(chǎn)生下一進(jìn)程的敏感信號(hào)beginifcash>="000001000000"thenprice<="0100";elseprice<="0100";endif;if(kmcnt2>="0011")OR(kmcnt3>="0001")thenenable<='1';elseenable<='0';endif;endprocess;kmmoney2:process(reset,clkout,clk,enable,price,kmcnt2)variablereg2:std_logic_vector(11downto0);variableclkout_cnt:integerrange0to10;beginifreset='1'thencash<="000000000011"; --起步費(fèi)用設(shè)為 3元elsifclk'eventandclk='1'then--判斷是否需要時(shí)間計(jì)費(fèi)，每20s加一元iftimecount='1'thenreg2:=cash;ifreg2(3downto0)+"0001">"1001"then --產(chǎn)生進(jìn)位reg2(7downto0):=reg2(7downto0)+"00000111";ifreg2(7downto4)>"1001"thencash<=reg2+"000001100000";elsecash<=reg2;endif;elsecash<=reg2+"0001";endif;--里程計(jì)費(fèi)elsifclkout='1'andenable='1'thenifclkout_cnt=9thenclkout_cnt:=0;reg2:=cash;if"0000"®2(3downto0)+price(3downto0)>"00001001"thenreg2(7downto0):= --十位進(jìn)位reg2(7downto0)+"00000110"+price;ifreg2(7downto4)>"1001"then --百位進(jìn)位cash<=reg2+"000001100000";elsecash<=reg2;endif;elsecash<=reg2+price;endif;else--對(duì)時(shí)鐘計(jì)數(shù)clkout_cnt:=clkout_cnt+1;endif;endif;endif;endprocess;

--總費(fèi)用的個(gè)位總費(fèi)用的個(gè)位--總費(fèi)用的十位--總費(fèi)用的百位count2<=cash(7downto4);count3<=cash(11downto8);endrtl;TOPS1塊libraryieee;useieee.std_logic_1164.all;entitytopisport( --定義整個(gè)系統(tǒng)的輸入輸出端口clk:instd_logic;reset:instd_logic;start:instd_logic;stop:instd_logic;sp:instd_logic_vector(2downto0);kmcnt1:outstd_logic_vector(3downto0);kmcnt2:outstd_logic_vector(3downto0);kmcnt3:outstd_logic_vector(3downto0);count1:outstd_logic_vector(3downto0);count2:outstd_logic_vector(3downto0);count3:outstd_logic_vector(3downto0));endtop;architecturertloftopis--對(duì)上述電路模塊進(jìn)行元件定義componentspeedis --定義速度模塊port(clk:instd_logic;reset:instd_logic;start:instd_logic;stop:instd_logic;sp:instd_logic_vector(2downto0);clkout:outstd_logic);endcomponentspeed;componenttimesis --定義計(jì)時(shí)模塊port(clk:instd_logic;reset:instd_logic;start:instd_logic;stop:instd_logic;sp:instd_logic_vector(2downto0);timecount:outstd_logic);endcomponenttimes;componentkilometersis--定義計(jì)程模塊port(clkout,reset:instd_logic;kmcnt1:outstd_logic_vector(3downto0);kmcnt2:outstd_logic_vector(3downto0);kmcnt3:outstd_logic_vector(3downto0));endcomponentkilometers;componentkmmoneyis--定義計(jì)費(fèi)模塊port(clk:instd_logic;reset:instd_logic;timecount:instd_logic;clkout:instd_logic;kmcnt2 :instd_logic_vector(3downto0);kmcnt3 :instd_logic_vector(3downto0);count1 :outstd_logic_vector(3downto0);count2 :outstd_logic_vector(3downto0);count3 :outstd_logic_vector(3downto0));endcomponentkmmoney;signalclktmp:std_logic;signaltimetmp:std_logic;signalkmtmp2:std_logic_vector(3downto0);signalkmtmp3:std_logic_vector(3downto0);begin--使用定義的例化模塊U1:speedPORTMAP(clk,reset,start,stop,sp,clktmp);U2:timesPORTMAP(clk,reset,start,stop,sp,timetmp);U3:kilometersPORTMAP(clktmp,reset,kmcnt1,kmtmp2,kmtmp3);U4:kmmoneyPORTMAP(clk,reset,timetmp,clktmp,kmtmp2,kmtmp3,count1,count2,count3);kmcnt2<=kmtmp2;kmcnt3<=kmtmp3;endrtl;作者簽名：日期：作者簽名：日期：畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。作者簽名：日 期：指導(dǎo)教師簽名：日 期：使用授權(quán)說明本人完全了解大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)校可以公布論文的部分或全部內(nèi)容。

學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。作者簽名： 日期：年月日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。作者簽名： 日期：年月日導(dǎo)師簽名:日期：年月導(dǎo)師簽名:日期：年月指導(dǎo)教師： （簽名） 單位： （蓋章）指導(dǎo)教師： （簽名） 單位： （蓋章）年月日指導(dǎo)教師： （簽名） 單位： （蓋章）指導(dǎo)教師： （簽名） 單位： （蓋章）年月日指導(dǎo)教師評(píng)閱書指導(dǎo)教師評(píng)價(jià)：一、撰寫（設(shè)計(jì)）過程1、學(xué)生在論文（設(shè)計(jì)）過程中的治學(xué)態(tài)度、工作精神優(yōu)□良□中□及格□不及格2、學(xué)生掌握專業(yè)知識(shí)、技能的扎實(shí)程度優(yōu) □良 □中 □及格 □不及格3、學(xué)生綜合運(yùn)用所學(xué)知識(shí)和專業(yè)技能分析和解決問題的能力優(yōu) □良 □中 □及格 □不及格4、研究方法的科學(xué)性；技術(shù)線路的可行性；設(shè)計(jì)方案的合理性優(yōu) □良 □中 □及格 □不及格5、完成畢業(yè)論文（設(shè)計(jì)）期間的出勤情況優(yōu) □良 □中 □及格 □不及格二、論文（設(shè)計(jì)）質(zhì)量1、論文（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫規(guī)范？優(yōu) □良 □中 □及格 □不及格2、是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？優(yōu) □良 □中 □及格 □不及格三、論文（設(shè)計(jì)）水平1、論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問題的指導(dǎo)意義優(yōu)□良□中□及格□不及格2、論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？優(yōu) □良 □中 □及格 □不及格3、論文（設(shè)計(jì)說明書）所體現(xiàn)的整體水平優(yōu) □良 □中 □及格 □不及格建議成績：口優(yōu)□良□中□及格□不及格（在所選等級(jí)前的口內(nèi)畫）評(píng)閱教師評(píng)閱書評(píng)閱教師評(píng)價(jià)：一、論文（設(shè)計(jì)）質(zhì)量1、論文（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫規(guī)范？優(yōu) □良 □中 □及格 □不及格2、是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？優(yōu) □良 □中 □及格 □不及格二、論文（設(shè)計(jì)）水平1、論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問題的指導(dǎo)意義優(yōu)□良□中□及格□不及格2、論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？優(yōu) □良 □中 □及格 □不及格3、論文（設(shè)計(jì)說明書）所體現(xiàn)的整體水平□優(yōu) □良 □中 □及格 □不及格建議成績：口優(yōu)□良□中□及格□不及格（在所選等級(jí)前的口內(nèi)畫）系主任： （簽名）系主任： （簽名）年月日系主任： （簽名）系主任： （簽名）年月日教研室（或答辯小組）及教學(xué)系意見教研室（或答辯小組）評(píng)價(jià)：一、答辯過程1、畢業(yè)論文（設(shè)計(jì)）的基本要點(diǎn)和見解的敘述情況優(yōu)□良□中□及格□不及格2、對(duì)答辯問題的反應(yīng)、理解、表達(dá)情況優(yōu) □良 □中 □及格 □不及格3、學(xué)生答辯過程中的精神狀態(tài)優(yōu) □良 □中 □及格 □不及格二、論文（設(shè)計(jì)）質(zhì)量1、論文（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫規(guī)范？優(yōu) □良 □中 □及格 □不及格2、是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？優(yōu) □良 □中 □及格 □不及格三、論文（設(shè)計(jì)）水平1、論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問題的指導(dǎo)意義□優(yōu) 口良□中□及格口不及格2、論文的觀總是否啟新意？設(shè)計(jì)是否啟創(chuàng)意？□優(yōu) 口良□中□及格口不及格3、論文（設(shè)計(jì)說明書）所體現(xiàn)的整體水平□優(yōu) 口良□中□及格口不及格評(píng)定成績：□優(yōu)□良□中□及格□不及格（在所選等級(jí)前的口內(nèi)畫）教研室主任（或答辯小組組長）： （簽名）年月日教學(xué)系意見：湖南人文科技學(xué)院畢業(yè)論文（設(shè)計(jì)）湖南人文科技學(xué)院畢業(yè)論文（設(shè)計(jì)）基本要求： 寫畢業(yè)論文主要目的是培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)知識(shí)和技能，理論聯(lián)系實(shí)際，獨(dú)立分析，解決實(shí)際問題的能力，使學(xué)生得到從事本專業(yè)工作和進(jìn)行相關(guān)的基本訓(xùn)練。畢業(yè)論文應(yīng)反映出作者能夠準(zhǔn)確地掌握所學(xué)的專業(yè)基礎(chǔ)知識(shí)，基本學(xué)會(huì)綜合運(yùn)用所學(xué)知識(shí)進(jìn)行科學(xué)研究的方法，對(duì)所研究的題目有一定的心得體會(huì)，論文題目的范圍不宜過寬，一般選擇本學(xué)科某一重要問題的一個(gè)側(cè)面。畢業(yè)論文的基本教學(xué)要求是：1、培養(yǎng)學(xué)生綜合運(yùn)用、鞏固與擴(kuò)展所學(xué)的基礎(chǔ)理論和專業(yè)知識(shí)，培養(yǎng)學(xué)生獨(dú)立分析、解決實(shí)際問題能力、培養(yǎng)學(xué)生處理數(shù)據(jù)和信息的能力。 2、培養(yǎng)學(xué)生正確的理論聯(lián)系實(shí)際的工作作風(fēng)，嚴(yán)肅認(rèn)真的科學(xué)態(tài)度。 3、培養(yǎng)學(xué)生進(jìn)行社會(huì)調(diào)查研究；文獻(xiàn)資料收集、閱讀和整理、使用；提出論點(diǎn)、綜合論證、總結(jié)寫作等基本技能。畢業(yè)論文是畢業(yè)生總結(jié)性的獨(dú)立作業(yè)，是學(xué)生運(yùn)用在校學(xué)習(xí)的基本知識(shí)和基礎(chǔ)理論，去分析、解決一兩個(gè)實(shí)際問題的實(shí)踐鍛煉過程，也是學(xué)生在校學(xué)習(xí)期間學(xué)習(xí)成果的綜合性總結(jié)，是整個(gè)教學(xué)活動(dòng)中不可缺少的重要環(huán)節(jié)。撰寫畢業(yè)論文對(duì)于培養(yǎng)學(xué)生初步的科學(xué)研究能力，提高其綜合運(yùn)用所學(xué)知識(shí)分析問題、解決問題能力有著重要意義。畢業(yè)論文在進(jìn)行編寫的過程中，需要經(jīng)過開題報(bào)告、論文編寫、論文上交評(píng)定、論文答辯以及論文評(píng)分五個(gè)過程，其中開題報(bào)告是論文進(jìn)行的最重要的一個(gè)過程，也是論文能否進(jìn)行的一個(gè)重要指標(biāo)。撰寫意義： 1.撰寫畢業(yè)論文是檢驗(yàn)學(xué)生在校學(xué)習(xí)成果的重要措施， 也是提高教學(xué)質(zhì)量的重要環(huán)節(jié)。大學(xué)生在畢業(yè)前都必須完成畢業(yè)論文的撰寫任務(wù)。申請(qǐng)學(xué)位必須提交相應(yīng)的學(xué)位論文，經(jīng)答辯通過后，方可取得學(xué)位。可以這么說，畢業(yè)論文是結(jié)束大學(xué)學(xué)習(xí)生活走向社會(huì)的一個(gè)中介和橋梁。畢業(yè)論文是大學(xué)生才華的第一次顯露，是向祖國和人民所交的一份有份量的答卷，是投身社會(huì)主義現(xiàn)代化建設(shè)事業(yè)的報(bào)到書。一篇畢業(yè)論文雖然不能全面地反映出一個(gè)人的才華，也不一定能對(duì)社會(huì)直接帶來巨大的效益，對(duì)專業(yè)產(chǎn)生開拓性的影響。但是，實(shí)踐證明，撰寫畢業(yè)論文是提高教學(xué)質(zhì)量的重要環(huán)節(jié)，是保證出好人才的重要措施。.通過撰寫畢業(yè)論文， 提高寫作水平是干部隊(duì)伍 “四化”建設(shè)的需要。黨中央要求，為了適應(yīng)現(xiàn)代化建設(shè)的需要，領(lǐng)導(dǎo)班子成員應(yīng)當(dāng)逐步實(shí)現(xiàn) “革命化、年輕化、知識(shí)化、專業(yè)化 ”。這個(gè)“四化”的要求，也包含了對(duì)干部寫作能力和寫作水平的要求。.提高大學(xué)生的寫作水平是社會(huì)主義物質(zhì)文明和精神文明建設(shè)的需要。在新的歷史時(shí)期，無論是提高全族的科學(xué)文化水平，掌握現(xiàn)代科技知識(shí)和科學(xué)管理方法，還是培養(yǎng)社會(huì)主義新人，都要求我們的干部具有較高的寫作能力。在經(jīng)濟(jì)建設(shè)中，作為領(lǐng)導(dǎo)人員和機(jī)關(guān)的辦事人員，要寫指示、通知、總結(jié)、調(diào)查報(bào)告等應(yīng)用文；要寫說明書、廣告、解說詞等說明文；還要寫科學(xué)論文、經(jīng)濟(jì)評(píng)論等議論文。在當(dāng)今信息社會(huì)中，信息對(duì)于加快經(jīng)濟(jì)發(fā)展速度，取得良好的經(jīng)濟(jì)效益發(fā)揮著愈來愈大的作用。寫作是以語言文字為信號(hào)，是傳達(dá)信息的方式。信息的來源、信息的收集、信息的儲(chǔ)存、整理、傳播等等都離不開寫作。論文種類：畢業(yè)論文是學(xué)術(shù)論文的一種形式，為了進(jìn)一步探討和掌握畢業(yè)論文的寫作規(guī)律和特點(diǎn)，需要對(duì)畢業(yè)論文進(jìn)行分類。由于畢業(yè)論文本身的內(nèi)容和性質(zhì)不同，研究領(lǐng)域、對(duì)象、方法、表現(xiàn)方式不同，因此，畢業(yè)論文就有不同的分類方法。按內(nèi)容性質(zhì)和研究方法的不同可以把畢業(yè)論文分為理論性論文、實(shí)驗(yàn)性論文、描述性論文和設(shè)計(jì)性論文。后三種論文主要是理工科大學(xué)生可以選擇的論文形式，這里不作介紹。文科大學(xué)生一般寫的是理論性論文。理論性論文具體又可分成兩種：一種是以純粹的抽象理論為研究對(duì)象，研究方法是嚴(yán)密的理論推導(dǎo)和數(shù)學(xué)運(yùn)算，有的也涉及實(shí)驗(yàn)與觀測，用以驗(yàn)證論點(diǎn)的正確性。另一種是以對(duì)客觀事物和現(xiàn)象的調(diào)查、考察所得觀測資料以及有關(guān)文獻(xiàn)資料數(shù)據(jù)為研究對(duì)象，研究方法是對(duì)有關(guān)資料進(jìn)行分析、綜合、概括、抽象，通過歸納、演繹、類比，提出某種新的理論和新的見解。按議論的性質(zhì)不同可以把畢業(yè)論文分為立論文和駁論文。立論性的畢業(yè)論文是指從正面闡述論證自己的觀點(diǎn)和主張。一篇論文側(cè)重于以立論為主，就屬于立論性論文。立論文要求論點(diǎn)鮮明，論據(jù)充分，論證嚴(yán)密，以理和事實(shí)服人。駁論性畢業(yè)論文是指通過反駁別人的論點(diǎn)來樹立自己的論點(diǎn)和主張。如果畢業(yè)論文側(cè)重于以駁論為主，批駁某些錯(cuò)誤的觀點(diǎn)、見解、理論，就屬于駁論性畢業(yè)論文。駁論文除按立論文對(duì)論點(diǎn)、論據(jù)、論證的要求以外，還要求針鋒相對(duì)，據(jù)理力爭。按研究問題的大小不同可以把畢業(yè)論文分為宏觀論文和微觀論文。凡屆國家全局性、帶有普遍性并對(duì)局部工作有一定指導(dǎo)意義的論文，稱為宏觀論文。它研究的面比較寬廣，具有較大范圍的影響。反之，研究局部性、具體問題的論文，是微觀論文。它對(duì)具體工作有指導(dǎo)意義，影響的面窄一些。另外還有一種綜合型的分類方法，即把畢業(yè)論文分為專題型、論辯型、綜述型和綜合型四大類：1．專題型論文。這是分析前人研究成果的基礎(chǔ)上，以直接論述的形式發(fā)表見解，從正面提出某學(xué)科中某一學(xué)術(shù)問題的一種論文。如本書第十二章例文中的《淺析領(lǐng)導(dǎo)者突出工作重點(diǎn)的方法與藝術(shù)》一文，從正面論述了突出重點(diǎn)的工作方法的意義、方法和原則，它表明了作者對(duì)突出工作重點(diǎn)方法的肯定和理解。 2．論辯型論文。這是針對(duì)他人在某學(xué)科中某一學(xué)術(shù)問題的見解，憑借充分的論據(jù)，著重揭露其不足或錯(cuò)誤之處，通過論辯形式來發(fā)表見解的一種論文。 3．綜述型論文。這是在歸納、總結(jié)前人或今人對(duì)某學(xué)科中某一學(xué)術(shù)問題已有研究成果的基礎(chǔ)上，加以介紹或評(píng)論，從而發(fā)表自己見解的一種論文。 4．綜合型論文。這是一種將綜述型和論辯型兩種形式有機(jī)結(jié)合起來寫成的一種論文。如《關(guān)于中國民族關(guān)系史上的幾個(gè)問題》一文既介紹了研究民族關(guān)系史的現(xiàn)狀，又提出了幾個(gè)值得研究的問題。因此，它是一篇綜合型的論文。寫作步驟：畢業(yè)論文是高等教育自學(xué)考試本科專業(yè)應(yīng)考者完成本科階段學(xué)業(yè)的最后一個(gè)環(huán)節(jié)，它是應(yīng)考者的 總結(jié)性獨(dú)立作業(yè)，目的在于總結(jié)學(xué)習(xí)專業(yè)的成果，培養(yǎng)綜合運(yùn)用所學(xué)知識(shí)解決實(shí)際 問題的能力。從文體而言