微機(jī)原理4章總線周期和時(shí)序

第4章 處理器總線時(shí)序和系統(tǒng)總線4.1 概述4.2 處理器總線4.3 8086典型時(shí)序分析4.4其它總線簡(jiǎn)介14.1 概述4.1.1指令周期、總線周期和T狀態(tài)

指令周期—執(zhí)行一條指令所需的時(shí)間。不同指令的指令周期是不同的。

例:最短指令:寄←寄,只需要2個(gè)時(shí)鐘周期.最長(zhǎng)指令:16位乘、除,約需200個(gè)時(shí)鐘周期.

2

有些指令周期可劃分為一個(gè)個(gè)總線周期。

總線周期—每當(dāng)CPU與存儲(chǔ)器或I/O端口交換一個(gè)字節(jié)(或字、雙字)數(shù)據(jù)所需的時(shí)間稱之為一個(gè)總線周期。每個(gè)基本總線周期通常包含4個(gè)T狀態(tài),一個(gè)T狀態(tài)就是一個(gè)時(shí)鐘周期,是CPU處理動(dòng)作的最小單位。3時(shí)鐘頻率 一個(gè)T狀態(tài)時(shí)間5M 200ns(0.2μs)50M 20ns(0.02μs) 100M 10ns(0.01μs) 200M 5ns(0.005μs)

基本的總線周期有：⒈存儲(chǔ)器的讀周期或?qū)懼芷冖睮/O端口的讀周期或?qū)懼芷冖持袛囗憫?yīng)周期44.1.2學(xué)習(xí)時(shí)序的目的⒈了解和熟練掌握指令的執(zhí)行過(guò)程，有利于在編程時(shí)合理選用指令，提高編程質(zhì)量，少占存儲(chǔ)空間，縮短指令執(zhí)行時(shí)間。

如編程時(shí)完成相同功能的程序，可選用不同的指令，但指令的長(zhǎng)度和執(zhí)行時(shí)間可以有很大的不同，所以優(yōu)選指令有利于提高程序質(zhì)量。

例：MOVAX，0CLCXORAX,AX5下面舉例了解一條指令的執(zhí)行過(guò)程和所需時(shí)間例：ADDMASK[BX+DI],AX

執(zhí)行本指令需要幾個(gè)總線周期？需要多少時(shí)鐘周期？

ADD寄存器到內(nèi)存,訪問(wèn)內(nèi)存次數(shù)：2所需的時(shí)鐘周期數(shù)為：16(24)+EAEA為12個(gè)時(shí)鐘周期.對(duì)8088而言,執(zhí)行本指令需要36個(gè)時(shí)鐘周期.2.實(shí)時(shí)控制的要求，當(dāng)用微機(jī)實(shí)時(shí)監(jiān)測(cè)、控制時(shí)，必須估算執(zhí)行有關(guān)程序所需的時(shí)間，以便與測(cè)控過(guò)程相配合。63.了解時(shí)序配合，有利于選用芯片和使用芯片。例如選用存儲(chǔ)芯片時(shí)，要注意和CPU的時(shí)序配合；又例在使用液晶芯片時(shí)，需編程產(chǎn)生圖形，就需讀懂液晶芯片的有關(guān)時(shí)序。如某液晶模塊的列驅(qū)動(dòng)器HD61202的讀出時(shí)序如下：讀寫使能信號(hào)E讀寫選擇信號(hào)R/W

數(shù)據(jù)、指令選擇信號(hào)D/I芯片選擇信號(hào)CS數(shù)據(jù)DB7~DB0注：D/I=1為數(shù)據(jù)操作；D/I=0為寫指令或讀狀態(tài)74.2 處理器總線4.2.18086微處理器的工作模式最小模式：系統(tǒng)中只有一片8086,其存儲(chǔ)容量不大,所要連的I/O端口也不多,總線控制邏輯電路被減到最小。最大模式：構(gòu)成的系統(tǒng)較大,可能包含不只一片微處理器,或要求有較強(qiáng)的驅(qū)動(dòng)能力,帶有一個(gè)總線控制器8288。4.2.28086的引腳和功能8VCC8284RESDENDT/RCLKREADYRESETTOE82868282STBALE存儲(chǔ)器I/O芯片RDWRM/IOOE地址數(shù)據(jù)8086CPUBHEBHE(3)(2)921354687911101214131517161819203940383637353334323031292728262425232221A14GNDA13A11A12A10A8A9AD7AD5AD6AD4AD2AD3AD1NMIAD0INTRCLKGNDVCCMN/MXBHE/S7RDRQ/GT1

(HLDA)RQ/GT0

(HOLD)LOCK(WR)S1

(DT/R)S2

(M/IO)S0(DEN)QS1(INTA)QS0(ALE)TESTREADYRESETA15A17/S4A16/S3A18/S5A19/S6最大組態(tài)(最小組態(tài))8086CPU10對(duì)應(yīng)最小組態(tài):M/IO本信號(hào)為高，表示CPU與內(nèi)存進(jìn)行數(shù)據(jù)交換為低，表示CPU與I/O進(jìn)行數(shù)據(jù)交換DMA傳送時(shí)，M/IO置為高阻WR低有效，表示處在存儲(chǔ)器寫或I/O寫INTA中斷響應(yīng)信號(hào)，低電平有效ALE地址鎖存允許信號(hào)，高電平有效,有效時(shí)將地址信號(hào)鎖存到地址鎖存囂中

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HOLD為總線保持請(qǐng)求信號(hào)

HLDA為總線保持響應(yīng)信號(hào)

DT/R為數(shù)據(jù)發(fā)送/接收信號(hào),為增加數(shù)據(jù)總線的驅(qū)動(dòng)能力,采用數(shù)據(jù)總線收發(fā)器(8286/8287)

DEN為數(shù)據(jù)允許信號(hào),作為8286/8287的輸出允許信號(hào)

12對(duì)應(yīng)最大組態(tài):S2S1S0 總線周期狀態(tài)信號(hào) 其編碼如下

S2 S1 S0 性能 0 0 0 中斷響應(yīng) 0 0 1 讀I/O 0 1 0 寫I/O 0 1 1 暫停 1 0 0 取指令 1 0 1 讀內(nèi)存 1 1 0 寫內(nèi)存1 1 1 無(wú)效狀態(tài)13

RQ/GT0

總線請(qǐng)求輸入/總線請(qǐng)求允許輸出RQ/GT1

總線請(qǐng)求/總線請(qǐng)求允許每一腳為雙向,其中RQ/GT0的優(yōu)先權(quán)高于RQ/GT1LOCK總線封鎖信號(hào),當(dāng)其有效時(shí),別的總線主設(shè)備不能占用總線QS1,QS0指令隊(duì)列狀態(tài)信號(hào),意義如下:QS1QS000無(wú)操作01從指令隊(duì)列中第一字節(jié)中取走代碼10隊(duì)列空

11除第一個(gè)字節(jié)外,還取走了后續(xù)字節(jié)中

的代碼.14其它引腳：

AD15～

AD0

地址/數(shù)據(jù)復(fù)用線A19/S6,A18/S5,A17/S4,A16/S3地址/狀態(tài)復(fù)用線

S6始終為低,表示CPU當(dāng)前與總線相連S5是中斷允許標(biāo)志狀態(tài)位,為1允許中斷

S4和S3指定那一個(gè)段寄存器正在被使用.

S4 S3 含義 0 0 當(dāng)前正在使用ES 0 1 當(dāng)前正在使用SS 1 0 當(dāng)前正在使用CS或未用 1 1 當(dāng)前正在使用DS15NMI 非屏蔽中斷請(qǐng)求信號(hào),邊緣觸發(fā)

信號(hào),不能由軟件加以屏蔽。INTR 可屏蔽中斷請(qǐng)求信號(hào),高電平有效,為電平觸發(fā)信號(hào)。BHE/S7高8位數(shù)據(jù)總線允許/狀態(tài)復(fù)用信號(hào)為0則AD15~AD8有效為1則AD7~AD0有效RESET 復(fù)位信號(hào),當(dāng)其有效CPU結(jié)束當(dāng)前操作,對(duì)DS,SS,ES,IP及標(biāo)志寄存器清零,將CS置為FFFFH。于是CPU從FFFF0H開(kāi)始執(zhí)行程序,FFFF0H處放有一條JMP指令,轉(zhuǎn)到系統(tǒng)程序入口處,進(jìn)行初始化,引導(dǎo)到監(jiān)控程序。16

RD

讀信號(hào),低有效,表示正在進(jìn)行存儲(chǔ)器或I/O讀.

TEST

測(cè)試信號(hào)(輸入),本信號(hào)與WAIT指令結(jié)合起耒使用,執(zhí)行WAIT指令時(shí),CPU等待,若TEST有效,結(jié)束等待,執(zhí)行下面指令.

READY 準(zhǔn)備就緒信號(hào),一般由存儲(chǔ)器或I/O端口送來(lái),當(dāng)其有效,可進(jìn)行數(shù)據(jù)傳送,一般在T3開(kāi)始時(shí)去采樣它,若為低,需插入等待狀態(tài)Tw。17

4.2.3PC/XT總線

總線上的信號(hào)除上面介紹過(guò)的外,還有:IOR I/O讀命令

IOWI/0寫命令

MEMR存儲(chǔ)器讀命令

MEMW存儲(chǔ)器寫命令I(lǐng)RQ2～I(xiàn)RQ7為中斷請(qǐng)求信號(hào),由外設(shè)送給中斷控制器8259A的后6個(gè)引入總線。184.3最小模式下的8086時(shí)序4.3.18086的讀周期時(shí)序T1T2T3T4CLKM/IOA19~A16/S6~S3AD15~AD0BHE/S7ALERDDT/RDEN高M(jìn)低IOA19~A16S6~S3地址輸出DATAIN19⒈T1 后①M(fèi)/IO變高表示存儲(chǔ)器讀,變低表示I/O讀②給出地址,若存儲(chǔ)器則給出20位地址,若為I/O端口,則給出低16位地址(高4位為低)③ALE變?yōu)橛行Ц唠娖?將復(fù)用線上的地址鎖存起來(lái)④DT/R變低,表示CPU讀⑤BHE信號(hào)有效,表示高8位數(shù)據(jù)線上的數(shù)據(jù)有效204.3.18086的讀周期時(shí)序T1T2T3T4CLKM/IOA19~A16/S6~S3AD15~AD0BHE/S7ALERDDT/RDEN高M(jìn)低IOA19~A16S6~S3地址輸出DATAIN21

⒉T2狀態(tài)下

①A19/S6～A16/S3引腳輸出狀態(tài)信號(hào)S6～S3

②AD15～AD0轉(zhuǎn)為高阻

③RD變低,允許讀出

④DEN變低,開(kāi)放總線收發(fā)器8286,允許數(shù)據(jù)傳送

224.3.18086的讀周期時(shí)序T1T2T3T4CLKM/IOA19~A16/S6~S3A15~A0ALERDDT/RDEN高M(jìn)低IOA19~A16S6~S3DATAIN地址輸出BHE/S723

3.在T3狀態(tài),被選中的存儲(chǔ)單元或I/O端口把數(shù)據(jù)送到數(shù)據(jù)總線,以備CPU來(lái)讀取.經(jīng)過(guò)譯碼找到指定的存儲(chǔ)單元或I/O端口,經(jīng)過(guò)一段延遲,指定單元內(nèi)容出現(xiàn)在AD15～AD0上。

4.CPU在T4下降沿采樣數(shù)據(jù)線,獲取數(shù)據(jù)

244.3.18086的讀周期時(shí)序T1T2T3T4CLKM/IOA19~A16/S6~S3A15~A0ALERDDT/RDEN高M(jìn)低IOA19~A16S6~S3地址輸出DATAINBHE/S7255.若到時(shí)數(shù)據(jù)出不來(lái),可用一個(gè)產(chǎn)生READY信號(hào)的電路,使在T3和T4之間產(chǎn)生一個(gè)或幾個(gè)Tw來(lái)解決時(shí)序配合26T1T2TWT4CLKM/IOA19~A16/S6~S3AD15~AD0ALERDDT/RDEN高M(jìn)低IOA19~A16S6~S3地址輸出DATAINT3WAITREADYREADY插入TW狀態(tài)的存儲(chǔ)器讀周期27

4.3.28086的寫周期時(shí)序8088的寫周期時(shí)序CLKM/IOA19~A16/S6~S3AD15~AD0ALEWRDT/RDEN高M(jìn)低IOA19~A16S6~S3地址輸出T1T2T3T4DATAOUT28寫周期亦由4個(gè)T狀態(tài)組成,與讀周期時(shí)序類似,不同點(diǎn)為:①當(dāng)A15～A0被鎖存后,在T2狀態(tài)CPU要把寫入的數(shù)據(jù)放至AD15～AD0上②因要寫入在T2用WR來(lái)代替RD③DT/R應(yīng)為高電平,表示發(fā)送同樣當(dāng)與CPU速度不配時(shí),亦可插入Tw29

4.3.28086的寫周期時(shí)序CLKM/IOA19~A16/S6~S3AD15~AD0ALEWRDT/RDEN高M(jìn)低IOA19~A16S6~S3數(shù)據(jù)輸出8088的寫周期時(shí)序T1T2T3T4DATAOUT30

初步了解了時(shí)序的一些基本概念后，再回過(guò)頭來(lái)看一下前面提到過(guò)的液晶摸塊中的HD61202的讀出時(shí)序：讀寫使能信號(hào)E讀寫選擇信號(hào)R/W

數(shù)據(jù)、指令選擇信號(hào)D/I芯片選擇信號(hào)CS數(shù)據(jù)DB7~DB0注：D/I=1為數(shù)據(jù)操作；D/I=0為寫指令或讀狀態(tài)314.4其它總線簡(jiǎn)介4.4.1總線概念

所謂總線，就是在設(shè)備(或模塊)與設(shè)備(或模塊)之間傳送信息的一組公用信號(hào)線，它是一條公用的信號(hào)通路?？偩€主要包括地址總線、數(shù)據(jù)總線和控制總線。總線的特點(diǎn)在于它的公用性，它允許多個(gè)設(shè)備與模塊用總線來(lái)傳輸信息。但是兩個(gè)設(shè)備或模塊之間的專用信號(hào)連線，就不能稱為總線。Intel系列微機(jī)系統(tǒng)的主要總線如下：324.4.2PC/XT總線

XT總線是IBMPC/XT個(gè)人計(jì)算機(jī)采用的總線。XT總線有62根線。包括8位數(shù)據(jù)線、20位地址線、6級(jí)中斷請(qǐng)求線、DMA通道控制線、動(dòng)態(tài)RAM刷新控制線、時(shí)鐘信號(hào)線和電源線等。

4.4.3ISA總線

ISA(IndustrialStandardArchitecture)總線是IBM公司為推出PC/AT微機(jī)而建立的系統(tǒng)總線標(biāo)準(zhǔn)，多數(shù)80286、80386、80486微機(jī)都